JPH0278319A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0278319A JPH0278319A JP63228783A JP22878388A JPH0278319A JP H0278319 A JPH0278319 A JP H0278319A JP 63228783 A JP63228783 A JP 63228783A JP 22878388 A JP22878388 A JP 22878388A JP H0278319 A JPH0278319 A JP H0278319A
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- circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関して、その出力回
路に利用して有効な技術に関するものである。
路に利用して有効な技術に関するものである。
（従来の技術〕
半導体集積回路で形成された内部信号を受けて、外部端
子から出力信号を送出する出カバソファ回路については
、例えば特開昭６０−２２４２５９号公報がある。
子から出力信号を送出する出カバソファ回路については
、例えば特開昭６０−２２４２５９号公報がある。
半導体集積回路装置に設けられる出力回路は、高速化を
第１の目標としてその素子定数が選ばれるのが通常であ
る。しかながら、半導体集積回路装置が実装されるプリ
ント基板等の実装基板の配線インピーダンスは、その種
類により５０Ω〜２００Ωと異なっている。それ故、上
記のように高速化を図った出力回路を備えた半導体集積
回路装置を上記のように比較的大きな配線インピーダン
スを持つ低価格の実装基板に実装したとき、インピーダ
ンスの不一致による反射波が大きくなってしまうという
問題が生じる。
第１の目標としてその素子定数が選ばれるのが通常であ
る。しかながら、半導体集積回路装置が実装されるプリ
ント基板等の実装基板の配線インピーダンスは、その種
類により５０Ω〜２００Ωと異なっている。それ故、上
記のように高速化を図った出力回路を備えた半導体集積
回路装置を上記のように比較的大きな配線インピーダン
スを持つ低価格の実装基板に実装したとき、インピーダ
ンスの不一致による反射波が大きくなってしまうという
問題が生じる。
そこで、上記のような高速の半導体集積回路装置を低価
格の実装基板に搭載するときには、出力端子と配線の間
に直列抵抗を挿入して、上記インピーダンスの不一致に
よる不都合を回避しているのが現状である。この場合に
は、外部部品定数が増加し、低価格の実装基板を用いた
にも係わらずコストが高くなるという不都合が生じる。
格の実装基板に搭載するときには、出力端子と配線の間
に直列抵抗を挿入して、上記インピーダンスの不一致に
よる不都合を回避しているのが現状である。この場合に
は、外部部品定数が増加し、低価格の実装基板を用いた
にも係わらずコストが高くなるという不都合が生じる。
この発明の目的は、出力インピーダンスの切り換え機能
を持つ出力回路を備えた半導体集積回路装置を提供する
ことにある。
を持つ出力回路を備えた半導体集積回路装置を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
（１！Ｊｌ！題を解決するための手段〕本願において開
示される発明のうち代表的なものの概要を簡単に説明す
れば、下記の通りである。
示される発明のうち代表的なものの概要を簡単に説明す
れば、下記の通りである。
すなわち、入力信号を受けて出力端子から出力信号を送
出する第１の出力素子に対して、制御信号により選択的
に動作状態になり、上記入力信号を受けて上記第１の出
力素子とともに出力端子から出力信号を送出する第２の
出力素子を設ける。
出する第１の出力素子に対して、制御信号により選択的
に動作状態になり、上記入力信号を受けて上記第１の出
力素子とともに出力端子から出力信号を送出する第２の
出力素子を設ける。
上記した手段によれば、制御信号により出力回路の出力
インピーダンスを切り換えることが可能になり、それが
実装される配線基板の配線インピーダンスとの整合性を
高くすることができる。
インピーダンスを切り換えることが可能になり、それが
実装される配線基板の配線インピーダンスとの整合性を
高くすることができる。
〔実施例１〕
第１図には、この発明に係る出力回路の一実施例の回路
図が示されている。同図の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような１個の半導体基板上において形成
される。
図が示されている。同図の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような１個の半導体基板上において形成
される。
Ｎチャンネル型の出力ＭＯ３ＦＥＴＱＩとＱ２は、第１
の３状態出力回路を構成する。すなわち、出力すべき内
部信号Ｄｏは、アンド（ＡＮＤ）ゲート回路Ｇ１とノア
（ＮＯＲ）ゲート回路Ｇ２の一方の入力に供給される。
の３状態出力回路を構成する。すなわち、出力すべき内
部信号Ｄｏは、アンド（ＡＮＤ）ゲート回路Ｇ１とノア
（ＮＯＲ）ゲート回路Ｇ２の一方の入力に供給される。
上記アンドゲート回路Ｇ１の他方に入力には、出力イネ
ーブル信号ＯＥが供給される。上記ノアゲート回路Ｇ２
の他方の入力には、インバータ回路Ｎ１を介して上記出
力イネーブル信号ＯＥが供給される。上記アンドゲート
回路Ｇ１の出力信号は、電源電圧ＶＣＣ側の出力ＭＯ３
ＦＥＴＱＩのゲートに供給される。上記ノアゲート回路
Ｇ２の出力信号は、回路の接地電位側の出力ＭＯ３ＦＥ
ＴＱ２のゲートに供給される。上記出力ＭＯ３ＦＥＴＱ
ＩとＱ２の接続点は出力端子Ｄｏｕｔに結合される。
ーブル信号ＯＥが供給される。上記ノアゲート回路Ｇ２
の他方の入力には、インバータ回路Ｎ１を介して上記出
力イネーブル信号ＯＥが供給される。上記アンドゲート
回路Ｇ１の出力信号は、電源電圧ＶＣＣ側の出力ＭＯ３
ＦＥＴＱＩのゲートに供給される。上記ノアゲート回路
Ｇ２の出力信号は、回路の接地電位側の出力ＭＯ３ＦＥ
ＴＱ２のゲートに供給される。上記出力ＭＯ３ＦＥＴＱ
ＩとＱ２の接続点は出力端子Ｄｏｕｔに結合される。
出力イネーブル信号ＯＥがロウレベル（論理“０”）と
き、アンドゲート回路Ｇ１の出力信号と、ノア・ゲート
回路Ｇ２の出力信号が共にロウレベルになって出力ＭＯ
５ＦＥＴＱＩとＱ２を共にオフ状態にするので、出力ハ
イインピーダンスになる。
き、アンドゲート回路Ｇ１の出力信号と、ノア・ゲート
回路Ｇ２の出力信号が共にロウレベルになって出力ＭＯ
５ＦＥＴＱＩとＱ２を共にオフ状態にするので、出力ハ
イインピーダンスになる。
出力イネーブル信号ＯＥがハイレベル（論理“１”）の
とき、出力すべき信号ＤＯがハイレベルなら、アンドゲ
ート回路Ｇ１の出力信号がハイレベルになり、出力ＭＯ
３ＦＢＴＱＩをオン状態にする。これに対して、ノアゲ
ート回路Ｇ１の出力信号は信号ＤＯのハイレベルにより
ロウレベルになって出力ＭＯ３ＦＥＴＱ２をオフ状態に
する。
とき、出力すべき信号ＤＯがハイレベルなら、アンドゲ
ート回路Ｇ１の出力信号がハイレベルになり、出力ＭＯ
３ＦＢＴＱＩをオン状態にする。これに対して、ノアゲ
ート回路Ｇ１の出力信号は信号ＤＯのハイレベルにより
ロウレベルになって出力ＭＯ３ＦＥＴＱ２をオフ状態に
する。
それ故、出力端子Ｄｏｕｔからはハイレベルの出力信号
が送出される。出力イネーブル信号ＯＥがハイレベル（
論理“１”）のとき、出力すべき信号ＤＯがロウレベル
なら、アンドゲート回路Ｇｌの出力信号がロウレベルに
なり、出力ＭＯＳ Ｆ ＥＴＱｌをオフ状態にする。こ
れに対して、ノアゲート回路Ｇ１の出力信号は信号ＤＯ
のロウレベルとインバータ回路Ｎ１の出力信号のロウレ
ベルによってハイレベルになって出力ＭＯ３ＦＥＴＱ２
をオン状態にする。それ故、出力端子Ｄｏｕｔからはロ
ウレベルの出力信号が送出される。
が送出される。出力イネーブル信号ＯＥがハイレベル（
論理“１”）のとき、出力すべき信号ＤＯがロウレベル
なら、アンドゲート回路Ｇｌの出力信号がロウレベルに
なり、出力ＭＯＳ Ｆ ＥＴＱｌをオフ状態にする。こ
れに対して、ノアゲート回路Ｇ１の出力信号は信号ＤＯ
のロウレベルとインバータ回路Ｎ１の出力信号のロウレ
ベルによってハイレベルになって出力ＭＯ３ＦＥＴＱ２
をオン状態にする。それ故、出力端子Ｄｏｕｔからはロ
ウレベルの出力信号が送出される。
上記出力ＭＯ３ＦＥＴＱＩとＱ２は、低価格のプリント
基板等のように比較的大きな配線インピーダンスを持つ
実装基板に適合するように比較的大きな出力インピーダ
ンスを持つようにされる。
基板等のように比較的大きな配線インピーダンスを持つ
実装基板に適合するように比較的大きな出力インピーダ
ンスを持つようにされる。
それ故、ＭＯ３ＦＥＴＱＩとＱ２は、出力ＭＯ３ＦＥＴ
としては比較的小さなサイズにより形成される。
としては比較的小さなサイズにより形成される。
この実施例では、出力回路の出力インピーダンスを小さ
くするため、言い換えるならば、高価格のプリント基板
等のように比較的小さな配線インピーダンスを持つ実装
基板に適合させるために、上記出力ＭＯ３ＦＥＴＱＩと
Ｑ２に対して、第２の３状態出力回路を構成するＭＯ３
ＦＥＴＱ３とＱ４がそれぞれに並列形態に設けられる。
くするため、言い換えるならば、高価格のプリント基板
等のように比較的小さな配線インピーダンスを持つ実装
基板に適合させるために、上記出力ＭＯ３ＦＥＴＱＩと
Ｑ２に対して、第２の３状態出力回路を構成するＭＯ３
ＦＥＴＱ３とＱ４がそれぞれに並列形態に設けられる。
これらのＭＯ３ＦＥＴＱ３とＱ４は、外部端子ＯＣから
供給される制御信号によって動作制御が行われる。
供給される制御信号によって動作制御が行われる。
すなわち、上記出力ＭＯ３ＦＥＴＱ３とＱ４は、上記制
御信号ＯＣがロウレベルのときには共にオフ状態にされ
、上記のような比較的大きな出力インピーダンスとなり
、上記信号ｏＣがハイレベルのとき動作状態になって上
記ＭＯＳＦＥＴＱＩと及びＱ２とともに３状態出力動作
を行う、このため、上記ＭＯ３ＦＥ’−ＴＱ３とＱ４は
、次の論理ゲート回路により制御される。
御信号ＯＣがロウレベルのときには共にオフ状態にされ
、上記のような比較的大きな出力インピーダンスとなり
、上記信号ｏＣがハイレベルのとき動作状態になって上
記ＭＯＳＦＥＴＱＩと及びＱ２とともに３状態出力動作
を行う、このため、上記ＭＯ３ＦＥ’−ＴＱ３とＱ４は
、次の論理ゲート回路により制御される。
アンドゲート回路Ｇ３の入力には、上記出力すべき信号
Ｄｏ、出力イネーブル信号ＯＥ及び制御信号ＯＣが供給
される。このアンドゲート回路Ｇ３の出力信号は、電源
電圧側の出力ＭＯ３ＦＥＴＱ３のゲートに供給される。
Ｄｏ、出力イネーブル信号ＯＥ及び制御信号ＯＣが供給
される。このアンドゲート回路Ｇ３の出力信号は、電源
電圧側の出力ＭＯ３ＦＥＴＱ３のゲートに供給される。
ナンド（ＮＡＮＤ）ゲート回路Ｇ５の入力には、上記出
力イネーブル信号と制御信号ｏＣが供給される。こめナ
ントゲート回路Ｇ５の出力信号と出力すべき信号ＤＯと
はノアゲート回路Ｇ４の入力に供給される。このノアゲ
ート回路Ｇ４の出力信号は、接地電位側の出力ＭＯＳＦ
ＥＴＱ４のゲートに供給される。
力イネーブル信号と制御信号ｏＣが供給される。こめナ
ントゲート回路Ｇ５の出力信号と出力すべき信号ＤＯと
はノアゲート回路Ｇ４の入力に供給される。このノアゲ
ート回路Ｇ４の出力信号は、接地電位側の出力ＭＯＳＦ
ＥＴＱ４のゲートに供給される。
上記第２の出力回路の出力ＭＯ３ＦＥＴＱ３とＱ４は、
制御信号ｏＣがロウレベルのとき非動作状態におかれる
。すなわち、制御信号ＯＣがロウレベルのときには、そ
れに応じてアンドゲート回路Ｇ３の出力信号がロウレベ
ルに固定されるため、出力ＭＯ３ＦＥＴＱ３もオフ状態
に置かれる。上記制御信号ＯＣのロウレベルに応じてナ
ントゲート回路Ｇ５の出力信号はハイレベルに固定され
て、このハイレベルを受けるノアゲート回路Ｇ４の出力
信号がロウレベルに固定されるため、出力ＭＯ３ＦＥＴ
Ｑ４もオフ状態に維持される。それ故、制御信号ＯＣが
ロウレベルのときには、出力ＭＯ３ＦＥＴＱ３とＱ４が
共にオフ状態に維持されるから、前記のように出力ＭＯ
Ｓ Ｆ ＥＴＱ １とＱ２により比較的大きな出力イン
ピーダンスを持つようにされる。
制御信号ｏＣがロウレベルのとき非動作状態におかれる
。すなわち、制御信号ＯＣがロウレベルのときには、そ
れに応じてアンドゲート回路Ｇ３の出力信号がロウレベ
ルに固定されるため、出力ＭＯ３ＦＥＴＱ３もオフ状態
に置かれる。上記制御信号ＯＣのロウレベルに応じてナ
ントゲート回路Ｇ５の出力信号はハイレベルに固定され
て、このハイレベルを受けるノアゲート回路Ｇ４の出力
信号がロウレベルに固定されるため、出力ＭＯ３ＦＥＴ
Ｑ４もオフ状態に維持される。それ故、制御信号ＯＣが
ロウレベルのときには、出力ＭＯ３ＦＥＴＱ３とＱ４が
共にオフ状態に維持されるから、前記のように出力ＭＯ
Ｓ Ｆ ＥＴＱ １とＱ２により比較的大きな出力イン
ピーダンスを持つようにされる。
これに対して、制御信号ＯＣをハイレベルにし、かつ出
力イネーブル信号ＯＥがハイレベルなら、前記の同様に
出力ＭＯ３ＦＥＴＱＩとＱ２が信号ＤＯのハイレベルと
ロウレベルに応じて相補的にオン状態になることに加え
て、出力ＭＯＳ Ｆ ＥＴＱ３とＱ４も出力ＭＯ３ＦＥ
ＴＱＩとＱ２に対応して相補的にオン状態になる。すな
わち、信号ＤＯがハイレベルなら、アンドゲート回路Ｇ
３の出力信号がハイレベルになって出力ＭＯ３ＦＥＴＱ
３をオン状態にする。このとき、出力信号Ｄｏのハイレ
ベルによりノアゲート回路Ｇ４の出力信号が西つレベル
になり、出力ＭＯ８ＦＥＴＱ４はオフ状態になる。逆に
、信号ＤＯがロウレベルなら、アンドゲート回路Ｇ３の
出力信号がロウレベルになって出力ＭＯＳ Ｆ ＥＴＱ
３をオフ状態にする。
力イネーブル信号ＯＥがハイレベルなら、前記の同様に
出力ＭＯ３ＦＥＴＱＩとＱ２が信号ＤＯのハイレベルと
ロウレベルに応じて相補的にオン状態になることに加え
て、出力ＭＯＳ Ｆ ＥＴＱ３とＱ４も出力ＭＯ３ＦＥ
ＴＱＩとＱ２に対応して相補的にオン状態になる。すな
わち、信号ＤＯがハイレベルなら、アンドゲート回路Ｇ
３の出力信号がハイレベルになって出力ＭＯ３ＦＥＴＱ
３をオン状態にする。このとき、出力信号Ｄｏのハイレ
ベルによりノアゲート回路Ｇ４の出力信号が西つレベル
になり、出力ＭＯ８ＦＥＴＱ４はオフ状態になる。逆に
、信号ＤＯがロウレベルなら、アンドゲート回路Ｇ３の
出力信号がロウレベルになって出力ＭＯＳ Ｆ ＥＴＱ
３をオフ状態にする。
このとき、出力信号Ｄｏのロウレベルと出力イネーブル
信号ＯＥのハイレベルに応じてロウレベルにされたナン
トゲート回路Ｇ５のロウレベルとによりノアゲート回路
Ｇ４の出力信号がハイレベルになって出力ＭＯ３ＦＥＴ
Ｑ４をオン状態になる。
信号ＯＥのハイレベルに応じてロウレベルにされたナン
トゲート回路Ｇ５のロウレベルとによりノアゲート回路
Ｇ４の出力信号がハイレベルになって出力ＭＯ３ＦＥＴ
Ｑ４をオン状態になる。
この結果、出力インピーダンスは、上記並列形態のＭＯ
Ｓ Ｆ ＥＴＱ １と３及びＱ２とＱ４により決定され
比較的小さくすることができる。
Ｓ Ｆ ＥＴＱ １と３及びＱ２とＱ４により決定され
比較的小さくすることができる。
なお、制御信号ｏＣがハイレベルのときでも、出力イネ
ーブル信号ＯＥをロウレベルにすると、アンドゲート回
路Ｇ８の出力信号がロウレベルになり出力ＭＯ３ＦＥＴ
Ｑ３をオフ状態にする。また、上記出力イネーブル信号
ＯＥのロウレベルに応じてナントゲート回路Ｇ５の出力
信号がハイレベルになり、これによりノアゲート回路Ｇ
４の出力信号がロウレベルになるため出力ＭＯＳ Ｆ
ＥＴ４もオフ状態になる。これにより、出カイネーブル
ｆｔ号ＯＥのロウレベルに応じて、出力ＭＯ３ＦＥＴＱ
１とＱ２とともに出力ＭＯ３ＦＥＴＱ３゜Ｑ４がオフ状
態になって、出力ハイインピーダンス状態になる。
ーブル信号ＯＥをロウレベルにすると、アンドゲート回
路Ｇ８の出力信号がロウレベルになり出力ＭＯ３ＦＥＴ
Ｑ３をオフ状態にする。また、上記出力イネーブル信号
ＯＥのロウレベルに応じてナントゲート回路Ｇ５の出力
信号がハイレベルになり、これによりノアゲート回路Ｇ
４の出力信号がロウレベルになるため出力ＭＯＳ Ｆ
ＥＴ４もオフ状態になる。これにより、出カイネーブル
ｆｔ号ＯＥのロウレベルに応じて、出力ＭＯ３ＦＥＴＱ
１とＱ２とともに出力ＭＯ３ＦＥＴＱ３゜Ｑ４がオフ状
態になって、出力ハイインピーダンス状態になる。
なお、半導体集積回路装置が複数の出力回路を持つ場合
、各出力回路が上記第１図の実施例と同様な回路とされ
、制御信号ＯＣは全ての出力回路に対して共通に用いら
れる。
、各出力回路が上記第１図の実施例と同様な回路とされ
、制御信号ＯＣは全ての出力回路に対して共通に用いら
れる。
それ故、この実施例の出力回路を持つ半導体集積回路装
置を比較的低価格のプリント基板等のように配線、イン
ピーダンスが比較的高い実装基板に搭載するとには、上
記制御端子に回路の接地電位のようなロウレベルを供給
することにより出力回路の出力インピーダンスを配線イ
ンピーダンスに合わせて一比較的大きな出力インピーダ
ンスとする。
置を比較的低価格のプリント基板等のように配線、イン
ピーダンスが比較的高い実装基板に搭載するとには、上
記制御端子に回路の接地電位のようなロウレベルを供給
することにより出力回路の出力インピーダンスを配線イ
ンピーダンスに合わせて一比較的大きな出力インピーダ
ンスとする。
これにより、インピーダンスの不一致による反射波等の
ノイズの発生を抑えることができる。
ノイズの発生を抑えることができる。
この実施例の出力回路を持つ半導体集積回路装置を比較
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧Ｖｃｃのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて比較的小さな出力インピーダンスとする。
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧Ｖｃｃのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて比較的小さな出力インピーダンスとする。
これにより、インピーダンスの不一致による反射波等の
ノイズの発生を抑えることができる。出力回路の高速機
能と、実装基板の高速信号伝達機能とを生かすごとがで
きる。
ノイズの発生を抑えることができる。出力回路の高速機
能と、実装基板の高速信号伝達機能とを生かすごとがで
きる。
〔実施例２〕
第２ＴｇＪには、この発明に係る出力回路の他の一実施
例の回路図が示されている。この実施例では、出力回路
はＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯＳ Ｆ
ＥＴとからなるＣＭＯ３回路が用いられる。すなわち
、第１図の電源電圧側のＮチャンネルＭＯＳ Ｆ ＥＴ
Ｑ １とＧ３に代えて第２図の実施例回路ではＰチャン
ネルＭＯ３ＦＥＴＱ５とＧ６が用いられる。
例の回路図が示されている。この実施例では、出力回路
はＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯＳ Ｆ
ＥＴとからなるＣＭＯ３回路が用いられる。すなわち
、第１図の電源電圧側のＮチャンネルＭＯＳ Ｆ ＥＴ
Ｑ １とＧ３に代えて第２図の実施例回路ではＰチャン
ネルＭＯ３ＦＥＴＱ５とＧ６が用いられる。
このように電源電圧側のＭＯＳＦＥＴとしてＰチャンネ
ルＭＯ３ＦＥＴが用いられることに応じて、ゲートに供
給されるレベルを逆にする必要がある。
ルＭＯ３ＦＥＴが用いられることに応じて、ゲートに供
給されるレベルを逆にする必要がある。
したがって、Ｐチャンネル出力ＭＯ３ＦＥＴＱ５とＧ６
に置き換えられた電源電圧側の出力ＭＯ３ＦＥＴの駆動
電圧を形成する第１図のアンドゲート回路Ｇ１とＧ３が
、第２図の実施例ではナントゲート回路Ｇ７と０８に置
き換えられる。他の構成は、前記第１図の回路と同様で
あるので、その説明を省略する。また、動作も上記Ｐチ
ャンネルＭＯ３ＦＥＴＱ５とＧ６の、？７状ａ／オフ状
ａ（７）レベルが逆になるだけであるのでその説明を省
略する。
に置き換えられた電源電圧側の出力ＭＯ３ＦＥＴの駆動
電圧を形成する第１図のアンドゲート回路Ｇ１とＧ３が
、第２図の実施例ではナントゲート回路Ｇ７と０８に置
き換えられる。他の構成は、前記第１図の回路と同様で
あるので、その説明を省略する。また、動作も上記Ｐチ
ャンネルＭＯ３ＦＥＴＱ５とＧ６の、？７状ａ／オフ状
ａ（７）レベルが逆になるだけであるのでその説明を省
略する。
この実施例の出力回路を持つ半導体集積回路装置を比較
的低価格のプリント基板等のように配線インピーダンス
が比較的高い実装基板に搭載するとには、上記制御端子
に回路の接地電位のようなロウレベルを供給することに
より出力回路の出方インピーダンスを配線インピーダン
スに合わせて出力ＭＯ３ＦＢＴＱ５とＧ２により決定さ
れる比較的大きな出力インピーダンスとする。これによ
り、インピーダンスの不一致による反射波等のノイズの
発生を抑えることができる。
的低価格のプリント基板等のように配線インピーダンス
が比較的高い実装基板に搭載するとには、上記制御端子
に回路の接地電位のようなロウレベルを供給することに
より出力回路の出方インピーダンスを配線インピーダン
スに合わせて出力ＭＯ３ＦＢＴＱ５とＧ２により決定さ
れる比較的大きな出力インピーダンスとする。これによ
り、インピーダンスの不一致による反射波等のノイズの
発生を抑えることができる。
この実施例の出力回路を持つ半導体集積回路装置を比較
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧ＶＣＣのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて並列形態の出力ＭＯ３ＦＥＴＱ５．Ｑ６と
Ｇ２とＧ４とにより決定される比較的小さな出力インピ
ーダンスとする。これにより、インピーダンスの不一致
による反射波等のノイズの発生を抑えることができる。
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧ＶＣＣのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて並列形態の出力ＭＯ３ＦＥＴＱ５．Ｑ６と
Ｇ２とＧ４とにより決定される比較的小さな出力インピ
ーダンスとする。これにより、インピーダンスの不一致
による反射波等のノイズの発生を抑えることができる。
出力回路の高速機能と、実装基板の高速信号伝達機能と
を生かすことができる。
を生かすことができる。
上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）入力信号を受けて出力端子がら出力信号を送出す
る第１の出力素子に対して、制御信号により選択的に動
作状態になり、上記入力信号を受けて上記第１の出力素
子とともに出力端子から出力信号を送出する第２の出力
素子を設けることにより、出力回路の出力インピーダン
スを切り換えることが可能になり、それが実装される配
線基板の配線インピーダンスとの整合性を高くすること
ができるという効果が得られる。
。すなわち、 （１）入力信号を受けて出力端子がら出力信号を送出す
る第１の出力素子に対して、制御信号により選択的に動
作状態になり、上記入力信号を受けて上記第１の出力素
子とともに出力端子から出力信号を送出する第２の出力
素子を設けることにより、出力回路の出力インピーダン
スを切り換えることが可能になり、それが実装される配
線基板の配線インピーダンスとの整合性を高くすること
ができるという効果が得られる。
（２）制御信号を外部端子から供給する構成を採ること
によって、メーカー側では量産性の向上が図られ、ユー
ザーにおいて任意においては最適な実装基板とそれに応
じた出力インピーダンスの設定が可能になるという効果
が得られる。
によって、メーカー側では量産性の向上が図られ、ユー
ザーにおいて任意においては最適な実装基板とそれに応
じた出力インピーダンスの設定が可能になるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＭＯＳ Ｆ
ＥＴにより構成される出力回路は、出力ハイインピーダ
ンス機能を削除したもの、あるいは電源電圧側の出力Ｍ
ＯＳ Ｆ ＥＴを削除したオープンドレイン形式のもの
等種々の実施形態を採ることができる。出力素子として
は、３以上を並列形態に接続しておいて、制御信号によ
り動作状態にされる数を選ぶことにより、多段階にわた
る出力インピーダンスの切り換えを可能にするものであ
ってもよい。出力素子そのものは、上記のようなＭＯＳ
Ｆ ＥＴの他、ＭＯＳ Ｆ ＥＴとバイポーラ型トラ
ンジスタを組み合わせもの、あるいはバイポーラ型トラ
ンジスタから構成されるもの等種々の実施形態を採るこ
とができるものである。
体的に説明したが、本願発明は前記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＭＯＳ Ｆ
ＥＴにより構成される出力回路は、出力ハイインピーダ
ンス機能を削除したもの、あるいは電源電圧側の出力Ｍ
ＯＳ Ｆ ＥＴを削除したオープンドレイン形式のもの
等種々の実施形態を採ることができる。出力素子として
は、３以上を並列形態に接続しておいて、制御信号によ
り動作状態にされる数を選ぶことにより、多段階にわた
る出力インピーダンスの切り換えを可能にするものであ
ってもよい。出力素子そのものは、上記のようなＭＯＳ
Ｆ ＥＴの他、ＭＯＳ Ｆ ＥＴとバイポーラ型トラ
ンジスタを組み合わせもの、あるいはバイポーラ型トラ
ンジスタから構成されるもの等種々の実施形態を採るこ
とができるものである。
出力インピーダンスを切り換える制御信号は、マスター
スライス方式又はワイヤーボンディングにより半導体集
積回路装置の内部で設定するものであってもよい。この
ように内部で制御信号を設定する方式は、その用途特定
されるカスタムＬＳＩ等に有効である。
スライス方式又はワイヤーボンディングにより半導体集
積回路装置の内部で設定するものであってもよい。この
ように内部で制御信号を設定する方式は、その用途特定
されるカスタムＬＳＩ等に有効である。
この発明は、半導体集積回路装置に広く利用できるもの
である。
である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、入力信号を受けて出力端子から出力信号を
送出する第１の出力素子に対して、制御信号により選択
的に動作状態になり、上記入力信号を受けて上記第１の
出力素子とともに出力端子から出力信号を送出する第２
の出力素子を設けることにより、出力回路の出力インピ
ーダンスを切り換えることが可能になり、それが実装さ
れる配線基板の配線インピーダンスとの整合性を高くす
ることができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、入力信号を受けて出力端子から出力信号を
送出する第１の出力素子に対して、制御信号により選択
的に動作状態になり、上記入力信号を受けて上記第１の
出力素子とともに出力端子から出力信号を送出する第２
の出力素子を設けることにより、出力回路の出力インピ
ーダンスを切り換えることが可能になり、それが実装さ
れる配線基板の配線インピーダンスとの整合性を高くす
ることができる。
第１図は、この発明に係る出力回路の一実施例を示す回
路図、 第２図は、この発明に係る出力回路の他の一実施例の回
路図である。 Ｇ１へＱ４・・Ｎチャンネル出力ＭＯ３ＦＥＴ。 Ｑ５．Ｑ６・・Ｐチャンネル出力ＭＯＳ Ｆ ＥＴ。 Ｇ１へＧ５・・ゲート回路、Ｎ１・・インバータ回路 つ 第 １ 図 第 ２ 図
路図、 第２図は、この発明に係る出力回路の他の一実施例の回
路図である。 Ｇ１へＱ４・・Ｎチャンネル出力ＭＯ３ＦＥＴ。 Ｑ５．Ｑ６・・Ｐチャンネル出力ＭＯＳ Ｆ ＥＴ。 Ｇ１へＧ５・・ゲート回路、Ｎ１・・インバータ回路 つ 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、入力信号を受けて出力端子から出力信号を送出する
第１の出力素子と、制御信号により選択的に動作状態に
なり、上記入力信号を受けて上記第１の出力素子ととも
に出力端子から出力信号を送出する第２の出力素子を含
む出力回路を備えてなることを特徴とする半導体集積回
路装置。 ２、上記出力素子は、ＭＯＳＦＥＴにより構成されるも
のであることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 ３、上記制御信号は、外部端子から供給されるものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228783A JPH0278319A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228783A JPH0278319A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278319A true JPH0278319A (ja) | 1990-03-19 |
Family
ID=16881776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228783A Pending JPH0278319A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278319A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
| EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
| US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
| JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
-
1988
- 1988-09-14 JP JP63228783A patent/JPH0278319A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
| EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
| US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
| JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
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