JPH0278319A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0278319A JPH0278319A JP63228783A JP22878388A JPH0278319A JP H0278319 A JPH0278319 A JP H0278319A JP 63228783 A JP63228783 A JP 63228783A JP 22878388 A JP22878388 A JP 22878388A JP H0278319 A JPH0278319 A JP H0278319A
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- output
- circuit
- signal
- impedance
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関して、その出力回
路に利用して有効な技術に関するものである。
路に利用して有効な技術に関するものである。
(従来の技術〕
半導体集積回路で形成された内部信号を受けて、外部端
子から出力信号を送出する出カバソファ回路については
、例えば特開昭60−224259号公報がある。
子から出力信号を送出する出カバソファ回路については
、例えば特開昭60−224259号公報がある。
半導体集積回路装置に設けられる出力回路は、高速化を
第1の目標としてその素子定数が選ばれるのが通常であ
る。しかながら、半導体集積回路装置が実装されるプリ
ント基板等の実装基板の配線インピーダンスは、その種
類により50Ω〜200Ωと異なっている。それ故、上
記のように高速化を図った出力回路を備えた半導体集積
回路装置を上記のように比較的大きな配線インピーダン
スを持つ低価格の実装基板に実装したとき、インピーダ
ンスの不一致による反射波が大きくなってしまうという
問題が生じる。
第1の目標としてその素子定数が選ばれるのが通常であ
る。しかながら、半導体集積回路装置が実装されるプリ
ント基板等の実装基板の配線インピーダンスは、その種
類により50Ω〜200Ωと異なっている。それ故、上
記のように高速化を図った出力回路を備えた半導体集積
回路装置を上記のように比較的大きな配線インピーダン
スを持つ低価格の実装基板に実装したとき、インピーダ
ンスの不一致による反射波が大きくなってしまうという
問題が生じる。
そこで、上記のような高速の半導体集積回路装置を低価
格の実装基板に搭載するときには、出力端子と配線の間
に直列抵抗を挿入して、上記インピーダンスの不一致に
よる不都合を回避しているのが現状である。この場合に
は、外部部品定数が増加し、低価格の実装基板を用いた
にも係わらずコストが高くなるという不都合が生じる。
格の実装基板に搭載するときには、出力端子と配線の間
に直列抵抗を挿入して、上記インピーダンスの不一致に
よる不都合を回避しているのが現状である。この場合に
は、外部部品定数が増加し、低価格の実装基板を用いた
にも係わらずコストが高くなるという不都合が生じる。
この発明の目的は、出力インピーダンスの切り換え機能
を持つ出力回路を備えた半導体集積回路装置を提供する
ことにある。
を持つ出力回路を備えた半導体集積回路装置を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
(1!Jl!題を解決するための手段〕本願において開
示される発明のうち代表的なものの概要を簡単に説明す
れば、下記の通りである。
示される発明のうち代表的なものの概要を簡単に説明す
れば、下記の通りである。
すなわち、入力信号を受けて出力端子から出力信号を送
出する第1の出力素子に対して、制御信号により選択的
に動作状態になり、上記入力信号を受けて上記第1の出
力素子とともに出力端子から出力信号を送出する第2の
出力素子を設ける。
出する第1の出力素子に対して、制御信号により選択的
に動作状態になり、上記入力信号を受けて上記第1の出
力素子とともに出力端子から出力信号を送出する第2の
出力素子を設ける。
上記した手段によれば、制御信号により出力回路の出力
インピーダンスを切り換えることが可能になり、それが
実装される配線基板の配線インピーダンスとの整合性を
高くすることができる。
インピーダンスを切り換えることが可能になり、それが
実装される配線基板の配線インピーダンスとの整合性を
高くすることができる。
〔実施例1〕
第1図には、この発明に係る出力回路の一実施例の回路
図が示されている。同図の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような1個の半導体基板上において形成
される。
図が示されている。同図の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような1個の半導体基板上において形成
される。
Nチャンネル型の出力MO3FETQIとQ2は、第1
の3状態出力回路を構成する。すなわち、出力すべき内
部信号Doは、アンド(AND)ゲート回路G1とノア
(NOR)ゲート回路G2の一方の入力に供給される。
の3状態出力回路を構成する。すなわち、出力すべき内
部信号Doは、アンド(AND)ゲート回路G1とノア
(NOR)ゲート回路G2の一方の入力に供給される。
上記アンドゲート回路G1の他方に入力には、出力イネ
ーブル信号OEが供給される。上記ノアゲート回路G2
の他方の入力には、インバータ回路N1を介して上記出
力イネーブル信号OEが供給される。上記アンドゲート
回路G1の出力信号は、電源電圧VCC側の出力MO3
FETQIのゲートに供給される。上記ノアゲート回路
G2の出力信号は、回路の接地電位側の出力MO3FE
TQ2のゲートに供給される。上記出力MO3FETQ
IとQ2の接続点は出力端子Doutに結合される。
ーブル信号OEが供給される。上記ノアゲート回路G2
の他方の入力には、インバータ回路N1を介して上記出
力イネーブル信号OEが供給される。上記アンドゲート
回路G1の出力信号は、電源電圧VCC側の出力MO3
FETQIのゲートに供給される。上記ノアゲート回路
G2の出力信号は、回路の接地電位側の出力MO3FE
TQ2のゲートに供給される。上記出力MO3FETQ
IとQ2の接続点は出力端子Doutに結合される。
出力イネーブル信号OEがロウレベル(論理“0”)と
き、アンドゲート回路G1の出力信号と、ノア・ゲート
回路G2の出力信号が共にロウレベルになって出力MO
5FETQIとQ2を共にオフ状態にするので、出力ハ
イインピーダンスになる。
き、アンドゲート回路G1の出力信号と、ノア・ゲート
回路G2の出力信号が共にロウレベルになって出力MO
5FETQIとQ2を共にオフ状態にするので、出力ハ
イインピーダンスになる。
出力イネーブル信号OEがハイレベル(論理“1”)の
とき、出力すべき信号DOがハイレベルなら、アンドゲ
ート回路G1の出力信号がハイレベルになり、出力MO
3FBTQIをオン状態にする。これに対して、ノアゲ
ート回路G1の出力信号は信号DOのハイレベルにより
ロウレベルになって出力MO3FETQ2をオフ状態に
する。
とき、出力すべき信号DOがハイレベルなら、アンドゲ
ート回路G1の出力信号がハイレベルになり、出力MO
3FBTQIをオン状態にする。これに対して、ノアゲ
ート回路G1の出力信号は信号DOのハイレベルにより
ロウレベルになって出力MO3FETQ2をオフ状態に
する。
それ故、出力端子Doutからはハイレベルの出力信号
が送出される。出力イネーブル信号OEがハイレベル(
論理“1”)のとき、出力すべき信号DOがロウレベル
なら、アンドゲート回路Glの出力信号がロウレベルに
なり、出力MOS F ETQlをオフ状態にする。こ
れに対して、ノアゲート回路G1の出力信号は信号DO
のロウレベルとインバータ回路N1の出力信号のロウレ
ベルによってハイレベルになって出力MO3FETQ2
をオン状態にする。それ故、出力端子Doutからはロ
ウレベルの出力信号が送出される。
が送出される。出力イネーブル信号OEがハイレベル(
論理“1”)のとき、出力すべき信号DOがロウレベル
なら、アンドゲート回路Glの出力信号がロウレベルに
なり、出力MOS F ETQlをオフ状態にする。こ
れに対して、ノアゲート回路G1の出力信号は信号DO
のロウレベルとインバータ回路N1の出力信号のロウレ
ベルによってハイレベルになって出力MO3FETQ2
をオン状態にする。それ故、出力端子Doutからはロ
ウレベルの出力信号が送出される。
上記出力MO3FETQIとQ2は、低価格のプリント
基板等のように比較的大きな配線インピーダンスを持つ
実装基板に適合するように比較的大きな出力インピーダ
ンスを持つようにされる。
基板等のように比較的大きな配線インピーダンスを持つ
実装基板に適合するように比較的大きな出力インピーダ
ンスを持つようにされる。
それ故、MO3FETQIとQ2は、出力MO3FET
としては比較的小さなサイズにより形成される。
としては比較的小さなサイズにより形成される。
この実施例では、出力回路の出力インピーダンスを小さ
くするため、言い換えるならば、高価格のプリント基板
等のように比較的小さな配線インピーダンスを持つ実装
基板に適合させるために、上記出力MO3FETQIと
Q2に対して、第2の3状態出力回路を構成するMO3
FETQ3とQ4がそれぞれに並列形態に設けられる。
くするため、言い換えるならば、高価格のプリント基板
等のように比較的小さな配線インピーダンスを持つ実装
基板に適合させるために、上記出力MO3FETQIと
Q2に対して、第2の3状態出力回路を構成するMO3
FETQ3とQ4がそれぞれに並列形態に設けられる。
これらのMO3FETQ3とQ4は、外部端子OCから
供給される制御信号によって動作制御が行われる。
供給される制御信号によって動作制御が行われる。
すなわち、上記出力MO3FETQ3とQ4は、上記制
御信号OCがロウレベルのときには共にオフ状態にされ
、上記のような比較的大きな出力インピーダンスとなり
、上記信号oCがハイレベルのとき動作状態になって上
記MOSFETQIと及びQ2とともに3状態出力動作
を行う、このため、上記MO3FE’−TQ3とQ4は
、次の論理ゲート回路により制御される。
御信号OCがロウレベルのときには共にオフ状態にされ
、上記のような比較的大きな出力インピーダンスとなり
、上記信号oCがハイレベルのとき動作状態になって上
記MOSFETQIと及びQ2とともに3状態出力動作
を行う、このため、上記MO3FE’−TQ3とQ4は
、次の論理ゲート回路により制御される。
アンドゲート回路G3の入力には、上記出力すべき信号
Do、出力イネーブル信号OE及び制御信号OCが供給
される。このアンドゲート回路G3の出力信号は、電源
電圧側の出力MO3FETQ3のゲートに供給される。
Do、出力イネーブル信号OE及び制御信号OCが供給
される。このアンドゲート回路G3の出力信号は、電源
電圧側の出力MO3FETQ3のゲートに供給される。
ナンド(NAND)ゲート回路G5の入力には、上記出
力イネーブル信号と制御信号oCが供給される。こめナ
ントゲート回路G5の出力信号と出力すべき信号DOと
はノアゲート回路G4の入力に供給される。このノアゲ
ート回路G4の出力信号は、接地電位側の出力MOSF
ETQ4のゲートに供給される。
力イネーブル信号と制御信号oCが供給される。こめナ
ントゲート回路G5の出力信号と出力すべき信号DOと
はノアゲート回路G4の入力に供給される。このノアゲ
ート回路G4の出力信号は、接地電位側の出力MOSF
ETQ4のゲートに供給される。
上記第2の出力回路の出力MO3FETQ3とQ4は、
制御信号oCがロウレベルのとき非動作状態におかれる
。すなわち、制御信号OCがロウレベルのときには、そ
れに応じてアンドゲート回路G3の出力信号がロウレベ
ルに固定されるため、出力MO3FETQ3もオフ状態
に置かれる。上記制御信号OCのロウレベルに応じてナ
ントゲート回路G5の出力信号はハイレベルに固定され
て、このハイレベルを受けるノアゲート回路G4の出力
信号がロウレベルに固定されるため、出力MO3FET
Q4もオフ状態に維持される。それ故、制御信号OCが
ロウレベルのときには、出力MO3FETQ3とQ4が
共にオフ状態に維持されるから、前記のように出力MO
S F ETQ 1とQ2により比較的大きな出力イン
ピーダンスを持つようにされる。
制御信号oCがロウレベルのとき非動作状態におかれる
。すなわち、制御信号OCがロウレベルのときには、そ
れに応じてアンドゲート回路G3の出力信号がロウレベ
ルに固定されるため、出力MO3FETQ3もオフ状態
に置かれる。上記制御信号OCのロウレベルに応じてナ
ントゲート回路G5の出力信号はハイレベルに固定され
て、このハイレベルを受けるノアゲート回路G4の出力
信号がロウレベルに固定されるため、出力MO3FET
Q4もオフ状態に維持される。それ故、制御信号OCが
ロウレベルのときには、出力MO3FETQ3とQ4が
共にオフ状態に維持されるから、前記のように出力MO
S F ETQ 1とQ2により比較的大きな出力イン
ピーダンスを持つようにされる。
これに対して、制御信号OCをハイレベルにし、かつ出
力イネーブル信号OEがハイレベルなら、前記の同様に
出力MO3FETQIとQ2が信号DOのハイレベルと
ロウレベルに応じて相補的にオン状態になることに加え
て、出力MOS F ETQ3とQ4も出力MO3FE
TQIとQ2に対応して相補的にオン状態になる。すな
わち、信号DOがハイレベルなら、アンドゲート回路G
3の出力信号がハイレベルになって出力MO3FETQ
3をオン状態にする。このとき、出力信号Doのハイレ
ベルによりノアゲート回路G4の出力信号が西つレベル
になり、出力MO8FETQ4はオフ状態になる。逆に
、信号DOがロウレベルなら、アンドゲート回路G3の
出力信号がロウレベルになって出力MOS F ETQ
3をオフ状態にする。
力イネーブル信号OEがハイレベルなら、前記の同様に
出力MO3FETQIとQ2が信号DOのハイレベルと
ロウレベルに応じて相補的にオン状態になることに加え
て、出力MOS F ETQ3とQ4も出力MO3FE
TQIとQ2に対応して相補的にオン状態になる。すな
わち、信号DOがハイレベルなら、アンドゲート回路G
3の出力信号がハイレベルになって出力MO3FETQ
3をオン状態にする。このとき、出力信号Doのハイレ
ベルによりノアゲート回路G4の出力信号が西つレベル
になり、出力MO8FETQ4はオフ状態になる。逆に
、信号DOがロウレベルなら、アンドゲート回路G3の
出力信号がロウレベルになって出力MOS F ETQ
3をオフ状態にする。
このとき、出力信号Doのロウレベルと出力イネーブル
信号OEのハイレベルに応じてロウレベルにされたナン
トゲート回路G5のロウレベルとによりノアゲート回路
G4の出力信号がハイレベルになって出力MO3FET
Q4をオン状態になる。
信号OEのハイレベルに応じてロウレベルにされたナン
トゲート回路G5のロウレベルとによりノアゲート回路
G4の出力信号がハイレベルになって出力MO3FET
Q4をオン状態になる。
この結果、出力インピーダンスは、上記並列形態のMO
S F ETQ 1と3及びQ2とQ4により決定され
比較的小さくすることができる。
S F ETQ 1と3及びQ2とQ4により決定され
比較的小さくすることができる。
なお、制御信号oCがハイレベルのときでも、出力イネ
ーブル信号OEをロウレベルにすると、アンドゲート回
路G8の出力信号がロウレベルになり出力MO3FET
Q3をオフ状態にする。また、上記出力イネーブル信号
OEのロウレベルに応じてナントゲート回路G5の出力
信号がハイレベルになり、これによりノアゲート回路G
4の出力信号がロウレベルになるため出力MOS F
ET4もオフ状態になる。これにより、出カイネーブル
ft号OEのロウレベルに応じて、出力MO3FETQ
1とQ2とともに出力MO3FETQ3゜Q4がオフ状
態になって、出力ハイインピーダンス状態になる。
ーブル信号OEをロウレベルにすると、アンドゲート回
路G8の出力信号がロウレベルになり出力MO3FET
Q3をオフ状態にする。また、上記出力イネーブル信号
OEのロウレベルに応じてナントゲート回路G5の出力
信号がハイレベルになり、これによりノアゲート回路G
4の出力信号がロウレベルになるため出力MOS F
ET4もオフ状態になる。これにより、出カイネーブル
ft号OEのロウレベルに応じて、出力MO3FETQ
1とQ2とともに出力MO3FETQ3゜Q4がオフ状
態になって、出力ハイインピーダンス状態になる。
なお、半導体集積回路装置が複数の出力回路を持つ場合
、各出力回路が上記第1図の実施例と同様な回路とされ
、制御信号OCは全ての出力回路に対して共通に用いら
れる。
、各出力回路が上記第1図の実施例と同様な回路とされ
、制御信号OCは全ての出力回路に対して共通に用いら
れる。
それ故、この実施例の出力回路を持つ半導体集積回路装
置を比較的低価格のプリント基板等のように配線、イン
ピーダンスが比較的高い実装基板に搭載するとには、上
記制御端子に回路の接地電位のようなロウレベルを供給
することにより出力回路の出力インピーダンスを配線イ
ンピーダンスに合わせて一比較的大きな出力インピーダ
ンスとする。
置を比較的低価格のプリント基板等のように配線、イン
ピーダンスが比較的高い実装基板に搭載するとには、上
記制御端子に回路の接地電位のようなロウレベルを供給
することにより出力回路の出力インピーダンスを配線イ
ンピーダンスに合わせて一比較的大きな出力インピーダ
ンスとする。
これにより、インピーダンスの不一致による反射波等の
ノイズの発生を抑えることができる。
ノイズの発生を抑えることができる。
この実施例の出力回路を持つ半導体集積回路装置を比較
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧Vccのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて比較的小さな出力インピーダンスとする。
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧Vccのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて比較的小さな出力インピーダンスとする。
これにより、インピーダンスの不一致による反射波等の
ノイズの発生を抑えることができる。出力回路の高速機
能と、実装基板の高速信号伝達機能とを生かすごとがで
きる。
ノイズの発生を抑えることができる。出力回路の高速機
能と、実装基板の高速信号伝達機能とを生かすごとがで
きる。
〔実施例2〕
第2TgJには、この発明に係る出力回路の他の一実施
例の回路図が示されている。この実施例では、出力回路
はPチャンネルMO3FETとNチャンネルMOS F
ETとからなるCMO3回路が用いられる。すなわち
、第1図の電源電圧側のNチャンネルMOS F ET
Q 1とG3に代えて第2図の実施例回路ではPチャン
ネルMO3FETQ5とG6が用いられる。
例の回路図が示されている。この実施例では、出力回路
はPチャンネルMO3FETとNチャンネルMOS F
ETとからなるCMO3回路が用いられる。すなわち
、第1図の電源電圧側のNチャンネルMOS F ET
Q 1とG3に代えて第2図の実施例回路ではPチャン
ネルMO3FETQ5とG6が用いられる。
このように電源電圧側のMOSFETとしてPチャンネ
ルMO3FETが用いられることに応じて、ゲートに供
給されるレベルを逆にする必要がある。
ルMO3FETが用いられることに応じて、ゲートに供
給されるレベルを逆にする必要がある。
したがって、Pチャンネル出力MO3FETQ5とG6
に置き換えられた電源電圧側の出力MO3FETの駆動
電圧を形成する第1図のアンドゲート回路G1とG3が
、第2図の実施例ではナントゲート回路G7と08に置
き換えられる。他の構成は、前記第1図の回路と同様で
あるので、その説明を省略する。また、動作も上記Pチ
ャンネルMO3FETQ5とG6の、?7状a/オフ状
a(7)レベルが逆になるだけであるのでその説明を省
略する。
に置き換えられた電源電圧側の出力MO3FETの駆動
電圧を形成する第1図のアンドゲート回路G1とG3が
、第2図の実施例ではナントゲート回路G7と08に置
き換えられる。他の構成は、前記第1図の回路と同様で
あるので、その説明を省略する。また、動作も上記Pチ
ャンネルMO3FETQ5とG6の、?7状a/オフ状
a(7)レベルが逆になるだけであるのでその説明を省
略する。
この実施例の出力回路を持つ半導体集積回路装置を比較
的低価格のプリント基板等のように配線インピーダンス
が比較的高い実装基板に搭載するとには、上記制御端子
に回路の接地電位のようなロウレベルを供給することに
より出力回路の出方インピーダンスを配線インピーダン
スに合わせて出力MO3FBTQ5とG2により決定さ
れる比較的大きな出力インピーダンスとする。これによ
り、インピーダンスの不一致による反射波等のノイズの
発生を抑えることができる。
的低価格のプリント基板等のように配線インピーダンス
が比較的高い実装基板に搭載するとには、上記制御端子
に回路の接地電位のようなロウレベルを供給することに
より出力回路の出方インピーダンスを配線インピーダン
スに合わせて出力MO3FBTQ5とG2により決定さ
れる比較的大きな出力インピーダンスとする。これによ
り、インピーダンスの不一致による反射波等のノイズの
発生を抑えることができる。
この実施例の出力回路を持つ半導体集積回路装置を比較
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧VCCのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて並列形態の出力MO3FETQ5.Q6と
G2とG4とにより決定される比較的小さな出力インピ
ーダンスとする。これにより、インピーダンスの不一致
による反射波等のノイズの発生を抑えることができる。
的高価格のプリント基板等のように配線インピーダンス
が比較的低い実装基板に搭載するとには、上記制御端子
に電源電圧VCCのようなハイレベルを供給することに
より出力回路の出力インピーダンスを配線インピーダン
スに合わせて並列形態の出力MO3FETQ5.Q6と
G2とG4とにより決定される比較的小さな出力インピ
ーダンスとする。これにより、インピーダンスの不一致
による反射波等のノイズの発生を抑えることができる。
出力回路の高速機能と、実装基板の高速信号伝達機能と
を生かすことができる。
を生かすことができる。
上記実施例から得られる作用効果は、下記の通りである
。すなわち、 (1)入力信号を受けて出力端子がら出力信号を送出す
る第1の出力素子に対して、制御信号により選択的に動
作状態になり、上記入力信号を受けて上記第1の出力素
子とともに出力端子から出力信号を送出する第2の出力
素子を設けることにより、出力回路の出力インピーダン
スを切り換えることが可能になり、それが実装される配
線基板の配線インピーダンスとの整合性を高くすること
ができるという効果が得られる。
。すなわち、 (1)入力信号を受けて出力端子がら出力信号を送出す
る第1の出力素子に対して、制御信号により選択的に動
作状態になり、上記入力信号を受けて上記第1の出力素
子とともに出力端子から出力信号を送出する第2の出力
素子を設けることにより、出力回路の出力インピーダン
スを切り換えることが可能になり、それが実装される配
線基板の配線インピーダンスとの整合性を高くすること
ができるという効果が得られる。
(2)制御信号を外部端子から供給する構成を採ること
によって、メーカー側では量産性の向上が図られ、ユー
ザーにおいて任意においては最適な実装基板とそれに応
じた出力インピーダンスの設定が可能になるという効果
が得られる。
によって、メーカー側では量産性の向上が図られ、ユー
ザーにおいて任意においては最適な実装基板とそれに応
じた出力インピーダンスの設定が可能になるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、MOS F
ETにより構成される出力回路は、出力ハイインピーダ
ンス機能を削除したもの、あるいは電源電圧側の出力M
OS F ETを削除したオープンドレイン形式のもの
等種々の実施形態を採ることができる。出力素子として
は、3以上を並列形態に接続しておいて、制御信号によ
り動作状態にされる数を選ぶことにより、多段階にわた
る出力インピーダンスの切り換えを可能にするものであ
ってもよい。出力素子そのものは、上記のようなMOS
F ETの他、MOS F ETとバイポーラ型トラ
ンジスタを組み合わせもの、あるいはバイポーラ型トラ
ンジスタから構成されるもの等種々の実施形態を採るこ
とができるものである。
体的に説明したが、本願発明は前記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、MOS F
ETにより構成される出力回路は、出力ハイインピーダ
ンス機能を削除したもの、あるいは電源電圧側の出力M
OS F ETを削除したオープンドレイン形式のもの
等種々の実施形態を採ることができる。出力素子として
は、3以上を並列形態に接続しておいて、制御信号によ
り動作状態にされる数を選ぶことにより、多段階にわた
る出力インピーダンスの切り換えを可能にするものであ
ってもよい。出力素子そのものは、上記のようなMOS
F ETの他、MOS F ETとバイポーラ型トラ
ンジスタを組み合わせもの、あるいはバイポーラ型トラ
ンジスタから構成されるもの等種々の実施形態を採るこ
とができるものである。
出力インピーダンスを切り換える制御信号は、マスター
スライス方式又はワイヤーボンディングにより半導体集
積回路装置の内部で設定するものであってもよい。この
ように内部で制御信号を設定する方式は、その用途特定
されるカスタムLSI等に有効である。
スライス方式又はワイヤーボンディングにより半導体集
積回路装置の内部で設定するものであってもよい。この
ように内部で制御信号を設定する方式は、その用途特定
されるカスタムLSI等に有効である。
この発明は、半導体集積回路装置に広く利用できるもの
である。
である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、入力信号を受けて出力端子から出力信号を
送出する第1の出力素子に対して、制御信号により選択
的に動作状態になり、上記入力信号を受けて上記第1の
出力素子とともに出力端子から出力信号を送出する第2
の出力素子を設けることにより、出力回路の出力インピ
ーダンスを切り換えることが可能になり、それが実装さ
れる配線基板の配線インピーダンスとの整合性を高くす
ることができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、入力信号を受けて出力端子から出力信号を
送出する第1の出力素子に対して、制御信号により選択
的に動作状態になり、上記入力信号を受けて上記第1の
出力素子とともに出力端子から出力信号を送出する第2
の出力素子を設けることにより、出力回路の出力インピ
ーダンスを切り換えることが可能になり、それが実装さ
れる配線基板の配線インピーダンスとの整合性を高くす
ることができる。
第1図は、この発明に係る出力回路の一実施例を示す回
路図、 第2図は、この発明に係る出力回路の他の一実施例の回
路図である。 G1へQ4・・Nチャンネル出力MO3FET。 Q5.Q6・・Pチャンネル出力MOS F ET。 G1へG5・・ゲート回路、N1・・インバータ回路 つ 第 1 図 第 2 図
路図、 第2図は、この発明に係る出力回路の他の一実施例の回
路図である。 G1へQ4・・Nチャンネル出力MO3FET。 Q5.Q6・・Pチャンネル出力MOS F ET。 G1へG5・・ゲート回路、N1・・インバータ回路 つ 第 1 図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、入力信号を受けて出力端子から出力信号を送出する
第1の出力素子と、制御信号により選択的に動作状態に
なり、上記入力信号を受けて上記第1の出力素子ととも
に出力端子から出力信号を送出する第2の出力素子を含
む出力回路を備えてなることを特徴とする半導体集積回
路装置。 2、上記出力素子は、MOSFETにより構成されるも
のであることを特徴とする特許請求の範囲第1項記載の
半導体集積回路装置。 3、上記制御信号は、外部端子から供給されるものであ
ることを特徴とする特許請求の範囲第1又は第2項記載
の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63228783A JPH0278319A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63228783A JPH0278319A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0278319A true JPH0278319A (ja) | 1990-03-19 |
Family
ID=16881776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63228783A Pending JPH0278319A (ja) | 1988-09-14 | 1988-09-14 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0278319A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
-
1988
- 1988-09-14 JP JP63228783A patent/JPH0278319A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
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