JPS61288517A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61288517A JPS61288517A JP12820485A JP12820485A JPS61288517A JP S61288517 A JPS61288517 A JP S61288517A JP 12820485 A JP12820485 A JP 12820485A JP 12820485 A JP12820485 A JP 12820485A JP S61288517 A JPS61288517 A JP S61288517A
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- JP
- Japan
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- output
- output stage
- integrated circuit
- semiconductor integrated
- parallel
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路技術さらには論理用ＩＣ（
半導体集積回路装置）に適用して特に有効な技術に関す
るもので、例えばドライバー用ＩＣに利用して有効な技
術に関するものである。
半導体集積回路装置）に適用して特に有効な技術に関す
るもので、例えばドライバー用ＩＣに利用して有効な技
術に関するものである。
例えば、Ｃ−ＭＯＳ型の標準論理ＩＣでは、その出力特
性によって、出力電流容量が比較的小さな標準タイプの
ものと、出力電流容量の大きなドライバー用のものとが
ある。使用者は、駆動すべき負荷の種類に応じて、その
２つのいずれか一方を選んで使用する。この場合、イン
ピーダンスの高い軽い負荷を駆動する場合には、標準タ
イプのもので十分く間に合う。しかし、インピーダンス
の低い重い負荷を駆動する場合には、標準タイプのもの
では出力電流容量が不足し℃しまう。この場合には、特
に太ぎな出力電流容量を持つように構成されたドライバ
ー用のＩＣを使わなければならない。
性によって、出力電流容量が比較的小さな標準タイプの
ものと、出力電流容量の大きなドライバー用のものとが
ある。使用者は、駆動すべき負荷の種類に応じて、その
２つのいずれか一方を選んで使用する。この場合、イン
ピーダンスの高い軽い負荷を駆動する場合には、標準タ
イプのもので十分く間に合う。しかし、インピーダンス
の低い重い負荷を駆動する場合には、標準タイプのもの
では出力電流容量が不足し℃しまう。この場合には、特
に太ぎな出力電流容量を持つように構成されたドライバ
ー用のＩＣを使わなければならない。
ところで、このＩｃに接続される負荷の特性は、ＩＣの
利用範囲の拡大にともなっ℃、非常に多様になりつつあ
る。ところが、そのＩＣの出力特性の種類は、上述した
ように、例えば標準タイプのものとドライバー用のもの
といったように、その出力電流特性の大小による２種類
しかない。このため、仮に出力電流容量の不足は解消で
き℃も、ＩＣ（Ｉｌｌｌと負荷側との間のイ、ンビーダ
ンス不整合までも解消することはできない。ＩＣ側と負
荷側とのインピーダンス整合が良好でないと、例えば反
射効果によるリンキング発生などのトラブルが生じやす
くなる。
利用範囲の拡大にともなっ℃、非常に多様になりつつあ
る。ところが、そのＩＣの出力特性の種類は、上述した
ように、例えば標準タイプのものとドライバー用のもの
といったように、その出力電流特性の大小による２種類
しかない。このため、仮に出力電流容量の不足は解消で
き℃も、ＩＣ（Ｉｌｌｌと負荷側との間のイ、ンビーダ
ンス不整合までも解消することはできない。ＩＣ側と負
荷側とのインピーダンス整合が良好でないと、例えば反
射効果によるリンキング発生などのトラブルが生じやす
くなる。
このように、従来のＩＣでは、出力特性を多様な負荷の
特性に適合させることが困難であり、このことがそのＩ
Ｃの利用範囲を制限する大きな原因の一つとなっていた
、ということが未発明者らによって明らかとされた。
特性に適合させることが困難であり、このことがそのＩ
Ｃの利用範囲を制限する大きな原因の一つとなっていた
、ということが未発明者らによって明らかとされた。
なお、Ｃ−ＭＯ８型論理ＩＣの緒特性については、例え
ばＣＱ出版社発行のｒ１９８４年版 最新Ｃ−ＭＯ８Ｉ
Ｃ規格表」昭和５３年７月１５日発行、３〜１５頁に比
較的詳しく記載されている。
ばＣＱ出版社発行のｒ１９８４年版 最新Ｃ−ＭＯ８Ｉ
Ｃ規格表」昭和５３年７月１５日発行、３〜１５頁に比
較的詳しく記載されている。
この発明の目的は、半導体集積回路の入力あるいは出力
の特性を複数段階に可変設定できるようにし、これによ
り同一品種の半導体集積回路装置でもっ℃多様な利用範
囲に適合させることができるようにした技術を提供する
ことにある。
の特性を複数段階に可変設定できるようにし、これによ
り同一品種の半導体集積回路装置でもっ℃多様な利用範
囲に適合させることができるようにした技術を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、半導体集積回路装置の出力段を複数の回路素
子に分割するとともに、各回路素子間を切り離し可能に
並列接続する構成により、その出力段の出力特性を負荷
の種類に応じ℃最適に設定することを可能にする、とい
う目的を達成するものである。
子に分割するとともに、各回路素子間を切り離し可能に
並列接続する構成により、その出力段の出力特性を負荷
の種類に応じ℃最適に設定することを可能にする、とい
う目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による半導体集積回路装置ＩＣの要部
における一実施例を示す。
における一実施例を示す。
同図に示すＩＣは一種のデジタルドライバーであって、
外部負荷Ｚが接続される出力段１を構成する回路素子が
複数の回路素子に分割されて形成されている。各回路素
子はそれぞれ、Ｃ−ＭＯ８型インバータＩＯ，Ｉｌ、Ｉ
２．Ｉ３．・・・によって構成されている。各Ｃ−ＭＯ
３型インバータＩＯ，ＩＩ、Ｉ２．Ｉ３は、アナログス
イッチＳｌ、８２．Ｓ３によって、それぞれの出力側が
相互に切り離し可能に並列接続されている。
外部負荷Ｚが接続される出力段１を構成する回路素子が
複数の回路素子に分割されて形成されている。各回路素
子はそれぞれ、Ｃ−ＭＯ８型インバータＩＯ，Ｉｌ、Ｉ
２．Ｉ３．・・・によって構成されている。各Ｃ−ＭＯ
３型インバータＩＯ，ＩＩ、Ｉ２．Ｉ３は、アナログス
イッチＳｌ、８２．Ｓ３によって、それぞれの出力側が
相互に切り離し可能に並列接続されている。
ここで、アナログスイッチＳｌ、８２．８３は、制御信
号ｃ１．ｃ２．ｃ３によって、それぞれにオン轡オフ（
ＯＮｌｏＦＦ）制御されるようになっている。さらに、
その制御信号ＣＩ、Ｃ２゜Ｃ３は、外部に向けて設けら
れた制御端子Ｐｉ。
号ｃ１．ｃ２．ｃ３によって、それぞれにオン轡オフ（
ＯＮｌｏＦＦ）制御されるようになっている。さらに、
その制御信号ＣＩ、Ｃ２゜Ｃ３は、外部に向けて設けら
れた制御端子Ｐｉ。
Ｐ２から入力される２進の制御コードをデコーダ３で択
一的な選択信号にデコードすることにより作成されるよ
うになっ℃いる。
一的な選択信号にデコードすることにより作成されるよ
うになっ℃いる。
なお、ｉｎは出力段１の入力を、ｏｕｔはその出力をそ
れぞれ示す。
れぞれ示す。
第２図は上記アナログスイッチＳ１の構成例を示す。
アナログスイッチＳ１は、同図に示すように、・ｐチャ
ンネルＭＯ８電界効果トランジスタＭｐとｎチャンネル
ＭＯ８ｔ界効果トランジスタＭｎを互いに並列接続する
ことにより構成される。そして、両トランジスタＭｐ、
Ｍ、の各ゲートに互いに相補な制御信号＋Ｃ１，−０１
を与えることにより、オン・オフ（ＯＮｌｏＦＦ）の制
御を行うことができるようになっている。この相補な制
御信号＋Ｃ，−Ｃを作るためにインバータＩが使用され
ている。なお、ＶＣＣはプラス側の電源電位を示す。
ンネルＭＯ８電界効果トランジスタＭｐとｎチャンネル
ＭＯ８ｔ界効果トランジスタＭｎを互いに並列接続する
ことにより構成される。そして、両トランジスタＭｐ、
Ｍ、の各ゲートに互いに相補な制御信号＋Ｃ１，−０１
を与えることにより、オン・オフ（ＯＮｌｏＦＦ）の制
御を行うことができるようになっている。この相補な制
御信号＋Ｃ，−Ｃを作るためにインバータＩが使用され
ている。なお、ＶＣＣはプラス側の電源電位を示す。
第３図は第１図に示した回路をさらに具体化した例を示
す。
す。
同図に示すように、上記出力段１は、複数のＣ−ＭＯ８
電界効果トランジスタＭｐ （１−Ｍｎ Ｏ、Ｍｐ １
− Ｍｎ ｌ 、 Ｍｐ ２−Ｍｎ ２ 、 Ｍｐ ３
−Ｍｎ ３ と、これらのドレイン同士をそれぞれ切り
離し可能に接続するアナログスイッチＳｌ 、８２．８
３とによって構成される。
電界効果トランジスタＭｐ （１−Ｍｎ Ｏ、Ｍｐ １
− Ｍｎ ｌ 、 Ｍｐ ２−Ｍｎ ２ 、 Ｍｐ ３
−Ｍｎ ３ と、これらのドレイン同士をそれぞれ切り
離し可能に接続するアナログスイッチＳｌ 、８２．８
３とによって構成される。
さて、以上のように構成された出力段ｌでは、上記制御
信号ＣＩ、Ｃ２，Ｃ３の各論理レベルを使用者側にてそ
れぞれに設定することにより、その出力段１を構成する
Ｃ −ＭＯＳ型インノ（−夕の実効的な素子サイズＷｐ
、Ｗｎが設定される。この場合、出力段１を構成するＣ
−ＭＯ８型インバータの実効的な素子サイズＷｐ、Ｗｎ
は、並列に接続されたＣ−ＭＯ８型インバータの個々の
素子サイズの合計に相当する。
信号ＣＩ、Ｃ２，Ｃ３の各論理レベルを使用者側にてそ
れぞれに設定することにより、その出力段１を構成する
Ｃ −ＭＯＳ型インノ（−夕の実効的な素子サイズＷｐ
、Ｗｎが設定される。この場合、出力段１を構成するＣ
−ＭＯ８型インバータの実効的な素子サイズＷｐ、Ｗｎ
は、並列に接続されたＣ−ＭＯ８型インバータの個々の
素子サイズの合計に相当する。
従って、使用者側にて、その並列接続されるインバータ
の数を多く設定すると、大きな実効素子サイズＷｐ、Ｗ
ｎが設定される。この場合には、出力段１からの出力電
流が大きくなるとともに、その出力インピーダンスが低
くなる。
の数を多く設定すると、大きな実効素子サイズＷｐ、Ｗ
ｎが設定される。この場合には、出力段１からの出力電
流が大きくなるとともに、その出力インピーダンスが低
くなる。
反対に、使用者側にて、その並列接続されるインバータ
の数を少な（設定すると、実効素子サイズＷｐ、Ｗｎが
小さく設定される。この場合には、出力段１からの出力
電流が小さくなるとともに、その出力インピーダンスが
高めになる。
の数を少な（設定すると、実効素子サイズＷｐ、Ｗｎが
小さく設定される。この場合には、出力段１からの出力
電流が小さくなるとともに、その出力インピーダンスが
高めになる。
以上のようにして、同一のＩＣにおいて、その出力段の
特性を複数段階に可変設定することができるようになっ
ている。これにより、ＩＣの出力ｔｇ容量を負荷Ｚの種
類に応じて適正に加減することができるとともに、その
出力特性の整合、特にＩＣと負荷２とのインピーダンス
整合の状態を良好にすることができるようになる。この
結果、例えば反射効果によるリンギングなどのトラブル
も生じ難くすることができ、これによって負荷Ｚをさら
に高速で駆動することが可能になる。また、ＩＣの出力
特性を負荷２の種類に応じて可変設定することができる
ので、接続可能な負荷Ｚの種類が多くなり、これによっ
−’ＣＩＣの利用範囲をさらに拡大することができるよ
うになる。
特性を複数段階に可変設定することができるようになっ
ている。これにより、ＩＣの出力ｔｇ容量を負荷Ｚの種
類に応じて適正に加減することができるとともに、その
出力特性の整合、特にＩＣと負荷２とのインピーダンス
整合の状態を良好にすることができるようになる。この
結果、例えば反射効果によるリンギングなどのトラブル
も生じ難くすることができ、これによって負荷Ｚをさら
に高速で駆動することが可能になる。また、ＩＣの出力
特性を負荷２の種類に応じて可変設定することができる
ので、接続可能な負荷Ｚの種類が多くなり、これによっ
−’ＣＩＣの利用範囲をさらに拡大することができるよ
うになる。
第４図はこの発明の別の適用例を示す。
この発明による技術は、第４図に示すように、半導体集
積回路装置の入力段３にも適用することができる。
積回路装置の入力段３にも適用することができる。
第４図に示す入力段３は、半導体集積回路装置の外部入
力ｉｎと内部回路４との間に設けられるものであって、
前述した出力段１と同様に、複数に分割形成されたＣ−
ＭＯ８型インバータＩｌ。
力ｉｎと内部回路４との間に設けられるものであって、
前述した出力段１と同様に、複数に分割形成されたＣ−
ＭＯ８型インバータＩｌ。
Ｉ２．Ｉ３と、これらを切り離し可能に並列接続するア
ナログスイッチＳｌ、８２．３３によって構成され℃い
る。
ナログスイッチＳｌ、８２．３３によって構成され℃い
る。
この人力段３では、前述した出力段１の場合と同様、制
御信号ＣＩ、Ｃ２，Ｃ３の各論理レベルを使用者側に℃
それぞれに設定することにより、その入力段３を構成す
るＣ−ＭＯ８型インバータの並列接続数が可変設定され
る。このようにしてインバータの並列接続数が可変設定
されると、これに伴って入力段３の入力しきい値も可変
設定される。
御信号ＣＩ、Ｃ２，Ｃ３の各論理レベルを使用者側に℃
それぞれに設定することにより、その入力段３を構成す
るＣ−ＭＯ８型インバータの並列接続数が可変設定され
る。このようにしてインバータの並列接続数が可変設定
されると、これに伴って入力段３の入力しきい値も可変
設定される。
ここで、使用者側に℃、その並列接続されるインバータ
の数を多く設定すると、入力段３の入力しきい値は低い
方へ変化する。反対に、使用者側にて、その並列接続さ
れるインバータの数を少なく設定すると、入力段３の入
力しきい値は高い方へ移動する。
の数を多く設定すると、入力段３の入力しきい値は低い
方へ変化する。反対に、使用者側にて、その並列接続さ
れるインバータの数を少なく設定すると、入力段３の入
力しきい値は高い方へ移動する。
以上のように、使用者側の設定操作によって入力段３の
入力しさい値を可変設定することができ、これにより例
えばノイズマージンなどを考慮した適正な入力特性を得
ることがでさるようになる。
入力しさい値を可変設定することができ、これにより例
えばノイズマージンなどを考慮した適正な入力特性を得
ることがでさるようになる。
（１１半導体集積回路装置の入力段あるいは出力段を複
数の回路素子に分割するとともに、各回路素子間を切り
離し可能に並列接続する構成により、その半導体集積回
路装置の入力特性あるいは出力特性を使用状態に合わせ
て適正に設定することができる、という効果が得られる
。
数の回路素子に分割するとともに、各回路素子間を切り
離し可能に並列接続する構成により、その半導体集積回
路装置の入力特性あるいは出力特性を使用状態に合わせ
て適正に設定することができる、という効果が得られる
。
以上本発明者によっ℃なされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記回路素子
はＣ−ＭＯ８型インバータ以外の回路素子、例えばＩＩ
Ｌなどであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記回路素子
はＣ−ＭＯ８型インバータ以外の回路素子、例えばＩＩ
Ｌなどであってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるドライバー用論理ＩＣの技術に適用し
た場合につい℃説明したが、それに限定されるものでは
なく、例えばゲートアレイあるいはアナログＩＣ技術な
どにも適用できる。
た利用分野であるドライバー用論理ＩＣの技術に適用し
た場合につい℃説明したが、それに限定されるものでは
なく、例えばゲートアレイあるいはアナログＩＣ技術な
どにも適用できる。
第１図はこの発明による牛導体集積回路装置の要部にお
ける一実施例を示す回路図、 第２図はアナログスイッチの構成例を示す回路図、 第３図は第１図の回路をさらに具体化した例を示す回路
図、 第４図はこの発明の別の適用例を示す回路図で、ある。 ＩＣ・・・中導体集積回路装置、１・・・出力段、２・
・・デコーダ、３・・・入力段、ＩＱ、ＩＩ、Ｉ２．Ｉ
３・・・回路素子としてのＣ−ＭＯ８型インバータ、ｚ
・・・外部負荷。 第 １ 図 第 ２ 図 第 ３ 図 （：／ ＣＺ ζθ ７第 ４
図
ける一実施例を示す回路図、 第２図はアナログスイッチの構成例を示す回路図、 第３図は第１図の回路をさらに具体化した例を示す回路
図、 第４図はこの発明の別の適用例を示す回路図で、ある。 ＩＣ・・・中導体集積回路装置、１・・・出力段、２・
・・デコーダ、３・・・入力段、ＩＱ、ＩＩ、Ｉ２．Ｉ
３・・・回路素子としてのＣ−ＭＯ８型インバータ、ｚ
・・・外部負荷。 第 １ 図 第 ２ 図 第 ３ 図 （：／ ＣＺ ζθ ７第 ４
図
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路の出力段あるいは入力段を構成する
回路素子を複数に分割して形成するとともに、分割形成
された回路素子を互いに切り離し可能に並列接続するア
ナログスイッチを設けたことを特徴とする半導体集積回
路装置。 ２、上記回路素子がＣ−ＭＯＳ型インバータであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820485A JPS61288517A (ja) | 1985-06-14 | 1985-06-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820485A JPS61288517A (ja) | 1985-06-14 | 1985-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288517A true JPS61288517A (ja) | 1986-12-18 |
Family
ID=14979046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12820485A Pending JPS61288517A (ja) | 1985-06-14 | 1985-06-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288517A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184809A (ja) * | 2006-01-10 | 2007-07-19 | Epson Toyocom Corp | 発振装置 |
| JP2010288185A (ja) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2012253829A (ja) * | 2012-09-26 | 2012-12-20 | Seiko Epson Corp | 温度補償型発振器および電子機器 |
| JP2018018566A (ja) * | 2016-07-28 | 2018-02-01 | 富士通株式会社 | メモリ回路およびメモリ回路の制御方法 |
-
1985
- 1985-06-14 JP JP12820485A patent/JPS61288517A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184809A (ja) * | 2006-01-10 | 2007-07-19 | Epson Toyocom Corp | 発振装置 |
| JP2010288185A (ja) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2012253829A (ja) * | 2012-09-26 | 2012-12-20 | Seiko Epson Corp | 温度補償型発振器および電子機器 |
| JP2018018566A (ja) * | 2016-07-28 | 2018-02-01 | 富士通株式会社 | メモリ回路およびメモリ回路の制御方法 |
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