JPH0621800A - 信号レベル変換回路 - Google Patents
信号レベル変換回路Info
- Publication number
- JPH0621800A JPH0621800A JP4175612A JP17561292A JPH0621800A JP H0621800 A JPH0621800 A JP H0621800A JP 4175612 A JP4175612 A JP 4175612A JP 17561292 A JP17561292 A JP 17561292A JP H0621800 A JPH0621800 A JP H0621800A
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- JP
- Japan
- Prior art keywords
- signal
- input
- inverter
- circuit
- level
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 電圧レベルの異なる入出力信号に柔軟に対応
できる信号レベル変換回路を提供する。 【構成】 例えば入力信号のＨレベルが５Ｖで信号を取
扱うＩＣの駆動電圧が３Ｖである場合における信号レベ
ル変換回路に関する発明であって入力信号１０を入力す
るインバータ回路７、出力信号１２を出力するインバー
タ回路８、および入力信号の電圧レベルを変換する理論
域値変換回路９を有して構成されている。またインバー
タ回路７は入力信号のＨレベルに相応した電源入力端子
７０、インバータ回路８は出力信号のＨレベルに相応し
た電源入力端子８０を夫々有している。信号入力及び出
力の各回路の電源端子７０および８０が独立しており、
各端子への印加電圧は自由に設定できる。論理閾値変換
回路９に、倫理域値制御端末子１１が接続される。
できる信号レベル変換回路を提供する。 【構成】 例えば入力信号のＨレベルが５Ｖで信号を取
扱うＩＣの駆動電圧が３Ｖである場合における信号レベ
ル変換回路に関する発明であって入力信号１０を入力す
るインバータ回路７、出力信号１２を出力するインバー
タ回路８、および入力信号の電圧レベルを変換する理論
域値変換回路９を有して構成されている。またインバー
タ回路７は入力信号のＨレベルに相応した電源入力端子
７０、インバータ回路８は出力信号のＨレベルに相応し
た電源入力端子８０を夫々有している。信号入力及び出
力の各回路の電源端子７０および８０が独立しており、
各端子への印加電圧は自由に設定できる。論理閾値変換
回路９に、倫理域値制御端末子１１が接続される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路におい
て、入力信号と内部信号のレベル合わせを行う信号レベ
ル変換回路に関するものである。
て、入力信号と内部信号のレベル合わせを行う信号レベ
ル変換回路に関するものである。
【０００２】
【従来の技術】第３図に従来における入力バッファの例
を示す。この例１はＣＭＯＳ構成における回路例であ
る。これは、プルアップ用のＰｃｈＦＥＴ１３とプルダ
ウン用ＮｃｈＦＥＴ１４によりインバータ１７を形成
し、同様にＰｃｈＦＥＴ１５，ＮｃｈＦＥＴ１６により
形成されたインバータ１８の２段のインバータにより構
成されている。従来においては、前段のインバータ１７
の論理閾値レベルを入力端子１９からの入力信号の論理
閾値に設定し、後段のインバータ１８は駆動する内部回
路の論理閾値レベルに設定されている。これにより、第
２図に示すような入力バッファ回路は、入力端子１９よ
り入力された入力信号の論理閾値レベルを内部回路の論
理閾値レベルへ変換し出力端子２０より接続された内部
回路を駆動するものである。
を示す。この例１はＣＭＯＳ構成における回路例であ
る。これは、プルアップ用のＰｃｈＦＥＴ１３とプルダ
ウン用ＮｃｈＦＥＴ１４によりインバータ１７を形成
し、同様にＰｃｈＦＥＴ１５，ＮｃｈＦＥＴ１６により
形成されたインバータ１８の２段のインバータにより構
成されている。従来においては、前段のインバータ１７
の論理閾値レベルを入力端子１９からの入力信号の論理
閾値に設定し、後段のインバータ１８は駆動する内部回
路の論理閾値レベルに設定されている。これにより、第
２図に示すような入力バッファ回路は、入力端子１９よ
り入力された入力信号の論理閾値レベルを内部回路の論
理閾値レベルへ変換し出力端子２０より接続された内部
回路を駆動するものである。
【０００３】
【発明が解決しようとする課題】上記従来の信号レベル
変換回路においては、内部論理回路と入力バッファ部の
電源電圧は同一である。ところで近年システムの高集積
化、低消費電力化、デバイス加工技術の微細化によって
電源電圧は低下する傾向にある。このような状況の中で
現在、一部の半導体集積回路が低電圧で動作し、他の集
積回路は従来の電源電圧で動作しているといった、一つ
のシステムの中で従来の標準的な電源電圧（５Ｖ）と最
近の傾向である低電圧（例えば３Ｖ）の集積回路が混在
する状況にある。このときに、異なる電源電圧により動
作している集積回路間の信号のインターフェースが問題
となる。従来は、同じ電源電圧間での信号の伝達しか考
えられていなかった。
変換回路においては、内部論理回路と入力バッファ部の
電源電圧は同一である。ところで近年システムの高集積
化、低消費電力化、デバイス加工技術の微細化によって
電源電圧は低下する傾向にある。このような状況の中で
現在、一部の半導体集積回路が低電圧で動作し、他の集
積回路は従来の電源電圧で動作しているといった、一つ
のシステムの中で従来の標準的な電源電圧（５Ｖ）と最
近の傾向である低電圧（例えば３Ｖ）の集積回路が混在
する状況にある。このときに、異なる電源電圧により動
作している集積回路間の信号のインターフェースが問題
となる。従来は、同じ電源電圧間での信号の伝達しか考
えられていなかった。
【０００４】電圧レベルの異なる入出力信号に柔軟に対
応できる信号レベル変換回路の提供を目的とする。
応できる信号レベル変換回路の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明の信号レベル変換
回路は、入力に入力信号が印加される第１のインバータ
と入力に第１のインバータの出力信号が印加される第２
のインバータと、第２のインバータの閾値電圧を設定す
る手段とを備えたことを特徴とする。
回路は、入力に入力信号が印加される第１のインバータ
と入力に第１のインバータの出力信号が印加される第２
のインバータと、第２のインバータの閾値電圧を設定す
る手段とを備えたことを特徴とする。
【０００６】
【作用】本発明の信号レベル変換回路においては、第２
のインバータの閾値電圧を入力信号のレベルに応じて設
定する手段を備えている。この作用により入力信号と内
部の信号レベルが相違しても第２のインバータの安定動
作が可能となる。
のインバータの閾値電圧を入力信号のレベルに応じて設
定する手段を備えている。この作用により入力信号と内
部の信号レベルが相違しても第２のインバータの安定動
作が可能となる。
【０００７】
【実施例】以下、本発明を図示の実施例により詳細に説
明する。第１図は、本発明の入力バッファ回路の実施例
を示す。入力バッファ回路は、２個のインバータ回路７
および８と１個の論理閾値変換回路９により構成され
る。２個のインバータ回路７および８は夫々、プルアッ
プ用のＰｃｈＦＥＴ１または３とプルダウン用ＮｃｈＦ
ＥＴ２または４が直列に接続され形成される。論理閾値
変換回路９は、２個のプルダウン用ＮｃｈＦＥＴ５およ
び６が直列に接続され形成される。また、論理閾値変換
回路９の２個のＦＥＴ５および６は、インバータ回路８
のＦＥＴ３および４と比較して低負荷型で構成される。
明する。第１図は、本発明の入力バッファ回路の実施例
を示す。入力バッファ回路は、２個のインバータ回路７
および８と１個の論理閾値変換回路９により構成され
る。２個のインバータ回路７および８は夫々、プルアッ
プ用のＰｃｈＦＥＴ１または３とプルダウン用ＮｃｈＦ
ＥＴ２または４が直列に接続され形成される。論理閾値
変換回路９は、２個のプルダウン用ＮｃｈＦＥＴ５およ
び６が直列に接続され形成される。また、論理閾値変換
回路９の２個のＦＥＴ５および６は、インバータ回路８
のＦＥＴ３および４と比較して低負荷型で構成される。
【０００８】インバータ７の２個のＦＥＴ１および２の
ゲート端子はＩＮ信号端子１０であり、インバータ８の
直列接続の中間点がＯＵＴ端子１２である。インバータ
７の出力信号５０はインバータ８の２個のＦＥＴ３およ
び４のゲート端子と、論理閾値変換回路９の下段のＦＥ
Ｔ６のゲート端子へ接続される。論理閾値制御端子１１
は、論理閾値変換回路９の上段ＦＥＴ５のゲート端子へ
接続される。ＯＵＴ端子１２は、インバータ８のＦＥＴ
３および４の中間点と論理閾値変換回路９の上段ＦＥＴ
５のドレイン端子へ接続される。２個のインバータ７お
よび８の各上段ＦＥＴ１および３のソース端子は電源端
子７０および８０を構成する。
ゲート端子はＩＮ信号端子１０であり、インバータ８の
直列接続の中間点がＯＵＴ端子１２である。インバータ
７の出力信号５０はインバータ８の２個のＦＥＴ３およ
び４のゲート端子と、論理閾値変換回路９の下段のＦＥ
Ｔ６のゲート端子へ接続される。論理閾値制御端子１１
は、論理閾値変換回路９の上段ＦＥＴ５のゲート端子へ
接続される。ＯＵＴ端子１２は、インバータ８のＦＥＴ
３および４の中間点と論理閾値変換回路９の上段ＦＥＴ
５のドレイン端子へ接続される。２個のインバータ７お
よび８の各上段ＦＥＴ１および３のソース端子は電源端
子７０および８０を構成する。
【０００９】本構成になる入力バッファ回路は、入力信
号がＩＮ端子１０、出力信号がＯＵＴ端子１２、論理閾
値制御信号が論理閾値制御端子１１へ夫々接続される。
入力信号のＨレベルの電源電圧がインバータ７の電源端
子７０へ、また出力信号のＨレベルの電源電圧がインバ
ータ８の電源端子８０へ夫々接続される。
号がＩＮ端子１０、出力信号がＯＵＴ端子１２、論理閾
値制御信号が論理閾値制御端子１１へ夫々接続される。
入力信号のＨレベルの電源電圧がインバータ７の電源端
子７０へ、また出力信号のＨレベルの電源電圧がインバ
ータ８の電源端子８０へ夫々接続される。
【００１０】以下に本実施例の動作について説明する。
図２は入力信号に対する内部および出力信号の信号レベ
ル変換過程を示したものである。本実施例では入力信号
の電源電圧を５Ｖ、出力信号の電源電圧を３Ｖとしてい
る。よって入力段のバッファー回路７の電源端子７０に
５Ｖを、出力段のバッファー回路８の電源端子８０に３
Ｖを供給する。これにより初段のインバータ７で５Ｖの
入力信号を受け次段のインバータ８を駆動する。このと
き論理閾値制御端子１１に“Ｈ”の信号を与える。こう
することにより、プルダウン用ＮｃｈＦＥＴ５が“Ｏ
Ｎ”となりインバータ８の論理閾値を電源電圧の５Ｖの
論理閾値レベルから内部回路の３Ｖの論理閾値レベルへ
と変換し、出力端子１２より信号を出力し内部回路を駆
動する。
図２は入力信号に対する内部および出力信号の信号レベ
ル変換過程を示したものである。本実施例では入力信号
の電源電圧を５Ｖ、出力信号の電源電圧を３Ｖとしてい
る。よって入力段のバッファー回路７の電源端子７０に
５Ｖを、出力段のバッファー回路８の電源端子８０に３
Ｖを供給する。これにより初段のインバータ７で５Ｖの
入力信号を受け次段のインバータ８を駆動する。このと
き論理閾値制御端子１１に“Ｈ”の信号を与える。こう
することにより、プルダウン用ＮｃｈＦＥＴ５が“Ｏ
Ｎ”となりインバータ８の論理閾値を電源電圧の５Ｖの
論理閾値レベルから内部回路の３Ｖの論理閾値レベルへ
と変換し、出力端子１２より信号を出力し内部回路を駆
動する。
【００１１】また、入力信号および出力信号の電源電圧
を３Ｖとして駆動する場合、２つの電源端子７０および
８０には３Ｖを供給し、論理閾値変換端子１１に“Ｌ”
の信号を与える。これにより初段のインバータ７で３Ｖ
の入力信号を受け次段のインバータ８を駆動する。この
とき論理閾値制御端子１１に“Ｌ”の信号が与えられて
いるため、プルダウン用ＮｃｈＦＥＴ５が“ＯＦＦ”と
なりインバータ８の論理閾値は内部及び外部の３Ｖの論
理閾値レベルのまま出力端子１２より信号を出力し内部
回路を駆動する。
を３Ｖとして駆動する場合、２つの電源端子７０および
８０には３Ｖを供給し、論理閾値変換端子１１に“Ｌ”
の信号を与える。これにより初段のインバータ７で３Ｖ
の入力信号を受け次段のインバータ８を駆動する。この
とき論理閾値制御端子１１に“Ｌ”の信号が与えられて
いるため、プルダウン用ＮｃｈＦＥＴ５が“ＯＦＦ”と
なりインバータ８の論理閾値は内部及び外部の３Ｖの論
理閾値レベルのまま出力端子１２より信号を出力し内部
回路を駆動する。
【００１２】これにより、外部の集積回路が将来的に同
じ３Ｖになったときにも集積回路を変更する事なく、バ
ッファーに供給する電源と論理閾値制御端子の信号を
“Ｈ”から“Ｌ”に変えるだけでそのまま使用出来る。
図１に示すような入力バッファー回路は、入力端子１０
より入力された入力信号の論理閾値レベルを内部回路の
論理閾値レベルへ変換し出力端子１２より接続された内
部回路を駆動するものである。
じ３Ｖになったときにも集積回路を変更する事なく、バ
ッファーに供給する電源と論理閾値制御端子の信号を
“Ｈ”から“Ｌ”に変えるだけでそのまま使用出来る。
図１に示すような入力バッファー回路は、入力端子１０
より入力された入力信号の論理閾値レベルを内部回路の
論理閾値レベルへ変換し出力端子１２より接続された内
部回路を駆動するものである。
【００１３】
【発明の効果】以上の説明のように、送信側の集積回路
と受信側の集積回路の電源電圧が異なった集積回路間に
おいて、信号のインターフェースが容易に行える。ま
た、将来この集積回路と接続されている他の集積回路等
の電源電圧が変更になっても、第１のインバータ回路に
供給する電源電圧値を変更することで、回路構成を変更
すること無くそのまま使用が出来る。
と受信側の集積回路の電源電圧が異なった集積回路間に
おいて、信号のインターフェースが容易に行える。ま
た、将来この集積回路と接続されている他の集積回路等
の電源電圧が変更になっても、第１のインバータ回路に
供給する電源電圧値を変更することで、回路構成を変更
すること無くそのまま使用が出来る。
【図１】本発明の入出力バッファ回路の実施例を示す図
である。
である。
【図２】図１の回路の電圧レベル例を示す図である。
【図３】従来技術の入出力バッファ回路の実施例を示す
図である。
図である。
１、３ プルアップ用ＰｃｈＦＥＴ ２、４、５、６ プルダウン用ＮｃｈＦＥＴ １０ 入力端子 １１ 論理閾値制御端子 １２ 出力端子 ７、８ インバータ ９ 論理閾値変換回路
Claims (1)
- 【請求項１】 入力に入力信号が印加される第１のイン
バータと入力に前記第１のインバータの出力信号が印加
される第２のインバータと、前記第２のインバータの閾
値電圧を設定する手段とを備えたことを特徴とする信号
レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175612A JPH0621800A (ja) | 1992-07-02 | 1992-07-02 | 信号レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175612A JPH0621800A (ja) | 1992-07-02 | 1992-07-02 | 信号レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621800A true JPH0621800A (ja) | 1994-01-28 |
Family
ID=15999139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175612A Pending JPH0621800A (ja) | 1992-07-02 | 1992-07-02 | 信号レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061297B2 (en) | 2003-07-24 | 2006-06-13 | Sony Corporation | Input buffer circuit, and semiconductor apparatus having the same |
-
1992
- 1992-07-02 JP JP4175612A patent/JPH0621800A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061297B2 (en) | 2003-07-24 | 2006-06-13 | Sony Corporation | Input buffer circuit, and semiconductor apparatus having the same |
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