JPH09321603A - 多電源半導体集積回路 - Google Patents
多電源半導体集積回路Info
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- JPH09321603A JPH09321603A JP8133373A JP13337396A JPH09321603A JP H09321603 A JPH09321603 A JP H09321603A JP 8133373 A JP8133373 A JP 8133373A JP 13337396 A JP13337396 A JP 13337396A JP H09321603 A JPH09321603 A JP H09321603A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Abstract
(57)【要約】
【課題】 複数の電源電圧を有する多電源半導体集積回
路においても、入力閾値電圧を一定に固定し、ＴＴＬレ
ベルにおける入力ノイズマージンを確保することができ
る多電源半導体集積回路を提供する。 【解決手段】 多電源半導体集積回路において、電源電
圧が５Ｖの場合に閾値電圧が１．５Ｖになるように設計
された入力バッファ（５ＶＴＴＬバッファ）３と、電源
電圧が３Ｖの場合に閾値電圧が１．５Ｖになるように設
計された入力バッファ（３ＶＴＴＬバッファ）４を具備
し、入力端子（ＩＮ）２は両バッファ３，４の入力に接
続され、両バッファ３，４の出力は次段の切替回路（Ｍ
ＵＸ）５の二つの入力にそれぞれ接続される。また、切
替端子６は切替回路５の選択制御入力に接続され、切替
回路５の出力端子は内部回路７の入力に接続される。
路においても、入力閾値電圧を一定に固定し、ＴＴＬレ
ベルにおける入力ノイズマージンを確保することができ
る多電源半導体集積回路を提供する。 【解決手段】 多電源半導体集積回路において、電源電
圧が５Ｖの場合に閾値電圧が１．５Ｖになるように設計
された入力バッファ（５ＶＴＴＬバッファ）３と、電源
電圧が３Ｖの場合に閾値電圧が１．５Ｖになるように設
計された入力バッファ（３ＶＴＴＬバッファ）４を具備
し、入力端子（ＩＮ）２は両バッファ３，４の入力に接
続され、両バッファ３，４の出力は次段の切替回路（Ｍ
ＵＸ）５の二つの入力にそれぞれ接続される。また、切
替端子６は切替回路５の選択制御入力に接続され、切替
回路５の出力端子は内部回路７の入力に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、二つ以上の電圧電
源を扱える半導体集積回路における入力バッファ回路に
関するものである。
源を扱える半導体集積回路における入力バッファ回路に
関するものである。
【０００２】
【従来の技術】従来の多電源半導体集積回路において
は、特定の入力バッファに専用の電源端子を設け、その
電源端子の電圧を使用状況に応じて、例えば５Ｖまたは
３Ｖに設定して使用していた。
は、特定の入力バッファに専用の電源端子を設け、その
電源端子の電圧を使用状況に応じて、例えば５Ｖまたは
３Ｖに設定して使用していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の多電源半導体集積回路においては、電源電圧が
５Ｖである場合と３Ｖである場合には、入力バッファの
閾値電圧が各電源電圧で変化してしまうため、ＣＭＯＳ
インターフェース（閾値＝電源電圧／２）しか対応でき
ないという問題点があった。つまり、ＣＭＯＳ回路にお
いてＴＴＬレベルインターフェースを行う場合、電源電
圧が５Ｖの時に閾値電圧を１．５Ｖ（ＴＴＬレベル）に
設定した場合、電源電圧が３Ｖの場合には閾値電圧が
０．９Ｖになってしまい、低レベル側のノイズマージン
が確保できない。
た従来の多電源半導体集積回路においては、電源電圧が
５Ｖである場合と３Ｖである場合には、入力バッファの
閾値電圧が各電源電圧で変化してしまうため、ＣＭＯＳ
インターフェース（閾値＝電源電圧／２）しか対応でき
ないという問題点があった。つまり、ＣＭＯＳ回路にお
いてＴＴＬレベルインターフェースを行う場合、電源電
圧が５Ｖの時に閾値電圧を１．５Ｖ（ＴＴＬレベル）に
設定した場合、電源電圧が３Ｖの場合には閾値電圧が
０．９Ｖになってしまい、低レベル側のノイズマージン
が確保できない。
【０００４】本発明は、上記問題点を除去し、複数の電
源電圧を有する多電源半導体集積回路においても、入力
閾値電圧を一定に固定し、ＴＴＬレベルにおける入力ノ
イズマージンを確保することができる多電源半導体集積
回路を提供することを目的とする。
源電圧を有する多電源半導体集積回路においても、入力
閾値電圧を一定に固定し、ＴＴＬレベルにおける入力ノ
イズマージンを確保することができる多電源半導体集積
回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕多電源半導体集積回路において、複数の電源電圧
に設定可能な電源と、この電源に接続される入力バッフ
ァと、この入力バッファの閾値電圧を前記電源電圧によ
らず、一定にする切替手段とを設ける。
成するために、 〔１〕多電源半導体集積回路において、複数の電源電圧
に設定可能な電源と、この電源に接続される入力バッフ
ァと、この入力バッファの閾値電圧を前記電源電圧によ
らず、一定にする切替手段とを設ける。
【０００６】このように構成したので、複数の電源電圧
を有する多電源半導体集積回路においても、入力閾値電
圧を一定に固定し、ＴＴＬレベルにおける入力ノイズマ
ージンを確保することができる。 〔２〕上記〔１〕記載の多電源半導体集積回路におい
て、前記切替手段は、異なる電源電圧に対応するための
切替端子を具備し、第１の電源の入力バッファと第２の
電源の入力バッファを切り替えるようにしたものであ
る。
を有する多電源半導体集積回路においても、入力閾値電
圧を一定に固定し、ＴＴＬレベルにおける入力ノイズマ
ージンを確保することができる。 〔２〕上記〔１〕記載の多電源半導体集積回路におい
て、前記切替手段は、異なる電源電圧に対応するための
切替端子を具備し、第１の電源の入力バッファと第２の
電源の入力バッファを切り替えるようにしたものであ
る。
【０００７】したがって、例えば、電源電圧が５Ｖの場
合でも、電源電圧が３Ｖの場合でも入力閾値電圧を１．
５Ｖに固定できるため、ＴＴＬレベルにおける入力ノイ
ズマージンを確保できる。 〔３〕上記〔１〕記載の多電源半導体集積回路におい
て、前記切替手段は、異なる電源電圧に対応するための
切替端子を具備し、一つの入力バッファのトランジスタ
の比率を切り替えるようにしたものである。
合でも、電源電圧が３Ｖの場合でも入力閾値電圧を１．
５Ｖに固定できるため、ＴＴＬレベルにおける入力ノイ
ズマージンを確保できる。 〔３〕上記〔１〕記載の多電源半導体集積回路におい
て、前記切替手段は、異なる電源電圧に対応するための
切替端子を具備し、一つの入力バッファのトランジスタ
の比率を切り替えるようにしたものである。
【０００８】したがって、例えば、電源電圧が５Ｖの場
合には切替端子により、５ＶＴＴＬバッファが構成さ
れ、電源電圧が３Ｖの場合には切替端子により、３ＶＴ
ＴＬバッファが構成される。このことによって、電源電
圧にかかわらず所望の入力閾値電圧（ＴＴＬレベル＝
１．５Ｖ）を得ることができる。 〔４〕上記〔１〕記載の多電源半導体集積回路におい
て、前記切替手段は、電源電圧を検出する電源電圧判定
回路により、第１の電源の入力バッファと第２の電源の
入力バッファを切り替えるようにしたものである。
合には切替端子により、５ＶＴＴＬバッファが構成さ
れ、電源電圧が３Ｖの場合には切替端子により、３ＶＴ
ＴＬバッファが構成される。このことによって、電源電
圧にかかわらず所望の入力閾値電圧（ＴＴＬレベル＝
１．５Ｖ）を得ることができる。 〔４〕上記〔１〕記載の多電源半導体集積回路におい
て、前記切替手段は、電源電圧を検出する電源電圧判定
回路により、第１の電源の入力バッファと第２の電源の
入力バッファを切り替えるようにしたものである。
【０００９】したがって、例えば、電源電圧判定回路が
電源電圧を判定し、電源電圧を５Ｖと判定した場合に
は、５ＶＴＴＬバッファが選択され、電源電圧を３Ｖと
判定した場合には３ＶＴＴＬバッファが選択されること
によって、それぞれの電源電圧に対応するＴＴＬバッフ
ァを選択することにより、所望の入力閾値電圧を得るこ
とができる。
電源電圧を判定し、電源電圧を５Ｖと判定した場合に
は、５ＶＴＴＬバッファが選択され、電源電圧を３Ｖと
判定した場合には３ＶＴＴＬバッファが選択されること
によって、それぞれの電源電圧に対応するＴＴＬバッフ
ァを選択することにより、所望の入力閾値電圧を得るこ
とができる。
【００１０】〔５〕上記〔１〕記載の多電源半導体集積
回路において、前記切替手段は、電源電圧を検出する電
源電圧判定回路により、一つの入力バッファのトランジ
スタの比率を切り替えるようにしたものである。したが
って、例えば、電源電圧判定回路が電源電圧を判定し、
５Ｖと判定した場合においても、３Ｖの時と判定した場
合においても、入力閾値電圧を１．５Ｖに固定できるた
め、ＴＴＬレベルにおける入力マージンを確保できる。
回路において、前記切替手段は、電源電圧を検出する電
源電圧判定回路により、一つの入力バッファのトランジ
スタの比率を切り替えるようにしたものである。したが
って、例えば、電源電圧判定回路が電源電圧を判定し、
５Ｖと判定した場合においても、３Ｖの時と判定した場
合においても、入力閾値電圧を１．５Ｖに固定できるた
め、ＴＴＬレベルにおける入力マージンを確保できる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す多電源半導体集積回路図である。なお、こ
の図において、便宜上、ＧＮＤ端子と配線は省略してい
る。この図において、１は電源電圧端子（５Ｖ／３
Ｖ）、２は入力端子（ＩＮ）、３は入力バッファ（５Ｖ
ＴＴＬバッファ）、４は入力バッファ（３ＶＴＴＬバッ
ファ）、５は切替回路（ＭＵＸ）、６は切替端子、７は
内部回路、８はＶｄｄコア（３Ｖ）である。
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す多電源半導体集積回路図である。なお、こ
の図において、便宜上、ＧＮＤ端子と配線は省略してい
る。この図において、１は電源電圧端子（５Ｖ／３
Ｖ）、２は入力端子（ＩＮ）、３は入力バッファ（５Ｖ
ＴＴＬバッファ）、４は入力バッファ（３ＶＴＴＬバッ
ファ）、５は切替回路（ＭＵＸ）、６は切替端子、７は
内部回路、８はＶｄｄコア（３Ｖ）である。
【００１２】図１に示すように、電源電圧が５Ｖの場合
に閾値電圧が１．５Ｖになるように設計された入力バッ
ファ（５ＶＴＴＬバッファ）３と、電源電圧が３Ｖの場
合に閾値電圧が１．５Ｖになるように設計された入力バ
ッファ（３ＶＴＴＬバッファ）４を具備し、入力端子
（ＩＮ）２は両バッファ３，４の入力に接続され、両バ
ッファ３，４の出力は次段の切替回路（ＭＵＸ）５の二
つの入力にそれぞれ接続される。また、切替端子６は切
替回路５の選択制御入力に接続され、切替回路５の出力
端子は内部回路７の入力に接続される。
に閾値電圧が１．５Ｖになるように設計された入力バッ
ファ（５ＶＴＴＬバッファ）３と、電源電圧が３Ｖの場
合に閾値電圧が１．５Ｖになるように設計された入力バ
ッファ（３ＶＴＴＬバッファ）４を具備し、入力端子
（ＩＮ）２は両バッファ３，４の入力に接続され、両バ
ッファ３，４の出力は次段の切替回路（ＭＵＸ）５の二
つの入力にそれぞれ接続される。また、切替端子６は切
替回路５の選択制御入力に接続され、切替回路５の出力
端子は内部回路７の入力に接続される。
【００１３】このように構成したので、電源電圧が５Ｖ
の場合には切替端子６により５ＶＴＴＬバッファ３が選
択され、電源電圧が３Ｖの場合には切替端子６により３
ＶＴＴＬバッファ４が選択されることによって、それぞ
れの電源電圧に対応するＴＴＬバッファを選択すること
により、所望の入力閾値電圧を得ることができる。以上
のように、第１実施例によれば、電源電圧が５Ｖの場合
においても、電源電圧が３Ｖの場合においても、入力閾
値電圧を１．５Ｖに固定できるため、ＴＴＬレベルにお
ける入力ノイズマージンを確保できる。
の場合には切替端子６により５ＶＴＴＬバッファ３が選
択され、電源電圧が３Ｖの場合には切替端子６により３
ＶＴＴＬバッファ４が選択されることによって、それぞ
れの電源電圧に対応するＴＴＬバッファを選択すること
により、所望の入力閾値電圧を得ることができる。以上
のように、第１実施例によれば、電源電圧が５Ｖの場合
においても、電源電圧が３Ｖの場合においても、入力閾
値電圧を１．５Ｖに固定できるため、ＴＴＬレベルにお
ける入力ノイズマージンを確保できる。
【００１４】次に、本発明の第２実施例について説明す
る。図２は本発明の第２実施例を示す多電源半導体集積
回路図である。なお、この図において、便宜上、内部回
路のＧＮＤ端子と配線は省略している。この図におい
て、１１は電源電圧端子（５Ｖ／３Ｖ）、１２は入力端
子（ＩＮ）、１３は入力バッファ、１４はＰ型ＭＯＳト
ランジスタ（Ｐ１）、１５はＮ型ＭＯＳトランジスタ
（Ｎ１）、１６は第２のＮ型ＭＯＳトランジスタ（Ｎ
２）、１７は切替端子、１８は内部回路、１９はＶｄｄ
コア（３Ｖ）である。
る。図２は本発明の第２実施例を示す多電源半導体集積
回路図である。なお、この図において、便宜上、内部回
路のＧＮＤ端子と配線は省略している。この図におい
て、１１は電源電圧端子（５Ｖ／３Ｖ）、１２は入力端
子（ＩＮ）、１３は入力バッファ、１４はＰ型ＭＯＳト
ランジスタ（Ｐ１）、１５はＮ型ＭＯＳトランジスタ
（Ｎ１）、１６は第２のＮ型ＭＯＳトランジスタ（Ｎ
２）、１７は切替端子、１８は内部回路、１９はＶｄｄ
コア（３Ｖ）である。
【００１５】図２に示すように、電源電圧端子（５Ｖ／
３Ｖ）１１と入力端子（ＩＮ）１２及び切替端子１７が
入力バッファ１３に接続され、入力バッファ１３の出力
は内部回路１８に接続されている。入力バッファ１３は
Ｐ型ＭＯＳトランジスタ（Ｐ１）１４が電源電圧端子１
１と出力との間に接続され、出力とＧＮＤ間に第１のＮ
型ＭＯＳトランジスタ（Ｎ１）１５と、第２のＮ型ＭＯ
Ｓトランジスタ（Ｎ２）１６が並列に配置されている。
Ｐ型ＭＯＳトランジスタ（Ｐ１）１４と、第１のＮ型Ｍ
ＯＳトランジスタ（Ｎ１）１５のゲート入力は、入力
（ＩＮ）１２に接続され、第２のＮ型ＭＯＳトランジス
タ（Ｎ２）１６のゲートは切替端子１７に接続されてい
る。
３Ｖ）１１と入力端子（ＩＮ）１２及び切替端子１７が
入力バッファ１３に接続され、入力バッファ１３の出力
は内部回路１８に接続されている。入力バッファ１３は
Ｐ型ＭＯＳトランジスタ（Ｐ１）１４が電源電圧端子１
１と出力との間に接続され、出力とＧＮＤ間に第１のＮ
型ＭＯＳトランジスタ（Ｎ１）１５と、第２のＮ型ＭＯ
Ｓトランジスタ（Ｎ２）１６が並列に配置されている。
Ｐ型ＭＯＳトランジスタ（Ｐ１）１４と、第１のＮ型Ｍ
ＯＳトランジスタ（Ｎ１）１５のゲート入力は、入力
（ＩＮ）１２に接続され、第２のＮ型ＭＯＳトランジス
タ（Ｎ２）１６のゲートは切替端子１７に接続されてい
る。
【００１６】このように構成したので、電源電圧が５Ｖ
の場合には切替端子１７により、第２のＮ型ＭＯＳトラ
ンジスタ（Ｎ２）１６がオンし、５ＶＴＴＬバッファが
構成され、電源電圧が３Ｖの場合には切替端子１７によ
り、第２のＮ型ＭＯＳトランジスタ（Ｎ２）１６がオフ
し、３ＶＴＴＬバッファが構成される。このことによっ
て、電源電圧にかかわらず所望の入力閾値電圧（ＴＴＬ
レベル＝１．５Ｖ）を得ることができる。なお、閾値は
ＰＭＯＳとＮＭＯＳとのデイメンジョンの比で決まる。
の場合には切替端子１７により、第２のＮ型ＭＯＳトラ
ンジスタ（Ｎ２）１６がオンし、５ＶＴＴＬバッファが
構成され、電源電圧が３Ｖの場合には切替端子１７によ
り、第２のＮ型ＭＯＳトランジスタ（Ｎ２）１６がオフ
し、３ＶＴＴＬバッファが構成される。このことによっ
て、電源電圧にかかわらず所望の入力閾値電圧（ＴＴＬ
レベル＝１．５Ｖ）を得ることができる。なお、閾値は
ＰＭＯＳとＮＭＯＳとのデイメンジョンの比で決まる。
【００１７】第２のＮ型ＭＯＳトランジスタ（Ｎ２）１
６がオン、オフすることで、ＰとＮの比が変わる。具体
的には、５ＶＴＴＬバッファの場合には、ＰとＮの比が
１：３、３ＶＴＴＬバッファの場合には、ＰとＮの比が
１：１となるように設定する。（ただし、実際には使用
するＰとＮのトランジスタの特性により、上記比率は多
少変わることになるので、その意味で、上記の値は必ず
しも固定されるものではない。） 以上のように、第２実施例によれば、第１実施例と同様
に、電源電圧が５Ｖの場合にも、３Ｖの場合にも入力閾
値電圧を１．５Ｖに固定できるため、ＴＴＬレベルにお
ける入力マージンを確保できる。また、第１実施例より
も構成トランジスタ数を削減できるという効果もある。
６がオン、オフすることで、ＰとＮの比が変わる。具体
的には、５ＶＴＴＬバッファの場合には、ＰとＮの比が
１：３、３ＶＴＴＬバッファの場合には、ＰとＮの比が
１：１となるように設定する。（ただし、実際には使用
するＰとＮのトランジスタの特性により、上記比率は多
少変わることになるので、その意味で、上記の値は必ず
しも固定されるものではない。） 以上のように、第２実施例によれば、第１実施例と同様
に、電源電圧が５Ｖの場合にも、３Ｖの場合にも入力閾
値電圧を１．５Ｖに固定できるため、ＴＴＬレベルにお
ける入力マージンを確保できる。また、第１実施例より
も構成トランジスタ数を削減できるという効果もある。
【００１８】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例を示す多電源半導体集積
回路図である。なお、この図において、便宜上、ＧＮＤ
端子と配線は省略している。また、第１実施例と同じ部
分については同じ符号を付して、それらの説明は省略し
ている。この実施例においては、第１実施例に電源電圧
判定回路２１を追加した構成になっている。電源電圧端
子（５Ｖ／３Ｖ）１は入力バッファ（５ＶＴＴＬバッフ
ァ）３と、入力バッファ（３ＶＴＴＬバッファ）４と、
電源電圧判定回路２１に接続され、両入力バッファ３，
４の出力は次段の切替回路（ＭＵＸ）５の二つの入力と
して接続され、更に、内部回路７に接続されている。
る。図３は本発明の第３実施例を示す多電源半導体集積
回路図である。なお、この図において、便宜上、ＧＮＤ
端子と配線は省略している。また、第１実施例と同じ部
分については同じ符号を付して、それらの説明は省略し
ている。この実施例においては、第１実施例に電源電圧
判定回路２１を追加した構成になっている。電源電圧端
子（５Ｖ／３Ｖ）１は入力バッファ（５ＶＴＴＬバッフ
ァ）３と、入力バッファ（３ＶＴＴＬバッファ）４と、
電源電圧判定回路２１に接続され、両入力バッファ３，
４の出力は次段の切替回路（ＭＵＸ）５の二つの入力と
して接続され、更に、内部回路７に接続されている。
【００１９】このように構成したので、電源電圧判定回
路２１が電源電圧を判定し、電源電圧を５Ｖと判定した
場合には、５ＶＴＴＬバッファ３が選択され、電源電圧
を３Ｖと判定した場合には、３ＶＴＴＬバッファ４が選
択されることによって、それぞれの電源電圧に対応する
ＴＴＬバッファを選択することにより、所望の入力閾値
電圧を得ることができる。
路２１が電源電圧を判定し、電源電圧を５Ｖと判定した
場合には、５ＶＴＴＬバッファ３が選択され、電源電圧
を３Ｖと判定した場合には、３ＶＴＴＬバッファ４が選
択されることによって、それぞれの電源電圧に対応する
ＴＴＬバッファを選択することにより、所望の入力閾値
電圧を得ることができる。
【００２０】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例を示す多電源半導体集積
回路図である。なお、この図において、便宜上、内部回
路のＧＮＤ端子と配線は省略している。また、第２実施
例と同じ部分については同じ符号を付して、それらの説
明は省略している。この実施例においては、第２実施例
に電源電圧判定回路３１を追加した構成になっている。
電源電圧端子（５Ｖ／３Ｖ）１１は、入力バッファ１３
と、電源電圧判定回路３１に接続され、入力バッファ１
３の出力は内部回路１８に接続されている。
る。図４は本発明の第４実施例を示す多電源半導体集積
回路図である。なお、この図において、便宜上、内部回
路のＧＮＤ端子と配線は省略している。また、第２実施
例と同じ部分については同じ符号を付して、それらの説
明は省略している。この実施例においては、第２実施例
に電源電圧判定回路３１を追加した構成になっている。
電源電圧端子（５Ｖ／３Ｖ）１１は、入力バッファ１３
と、電源電圧判定回路３１に接続され、入力バッファ１
３の出力は内部回路１８に接続されている。
【００２１】そこで、電源電圧判定回路３１が電源電圧
を判定し、電源電圧が５Ｖと判定した場合には、第２の
Ｎ型ＭＯＳトランジスタ（Ｎ２）１６がオンし、５ＶＴ
ＴＬバッファが構成され、電源電圧判定回路３１が電源
電圧を３Ｖと判定した場合には、第２のＮ型ＭＯＳトラ
ンジスタ（Ｎ２）１６がオフし、３ＶＴＴＬバッファが
構成される。このことによって、電源電圧にかかわらず
所望の入力閾値電圧（ＴＴＬレベル＝１．５Ｖ）を得る
ことができる。
を判定し、電源電圧が５Ｖと判定した場合には、第２の
Ｎ型ＭＯＳトランジスタ（Ｎ２）１６がオンし、５ＶＴ
ＴＬバッファが構成され、電源電圧判定回路３１が電源
電圧を３Ｖと判定した場合には、第２のＮ型ＭＯＳトラ
ンジスタ（Ｎ２）１６がオフし、３ＶＴＴＬバッファが
構成される。このことによって、電源電圧にかかわらず
所望の入力閾値電圧（ＴＴＬレベル＝１．５Ｖ）を得る
ことができる。
【００２２】以上のように、第３実施例、第４実施例に
よれば、第１実施例、第２実施例と同様に、電源電圧が
５Ｖの場合も、３Ｖの場合も、入力閾値電圧を１．５Ｖ
に固定できるため、ＴＴＬレベルにおける入力マージン
を確保できる。また、第１実施例、第２実施例では必要
だった切替端子を削除できるという効果もある。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
よれば、第１実施例、第２実施例と同様に、電源電圧が
５Ｖの場合も、３Ｖの場合も、入力閾値電圧を１．５Ｖ
に固定できるため、ＴＴＬレベルにおける入力マージン
を確保できる。また、第１実施例、第２実施例では必要
だった切替端子を削除できるという効果もある。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 〔１〕複数の電源電圧を有する多電源半導体集積回路に
おいても、入力閾値電圧を一定に固定し、ＴＴＬレベル
における入力ノイズマージンを確保することができる。
よれば、次のような効果を奏することができる。 〔１〕複数の電源電圧を有する多電源半導体集積回路に
おいても、入力閾値電圧を一定に固定し、ＴＴＬレベル
における入力ノイズマージンを確保することができる。
【００２４】〔２〕電源電圧が５Ｖの場合においても、
電源電圧が３Ｖの場合においても入力閾値電圧を１．５
Ｖに固定できるため、ＴＴＬレベルにおける入力ノイズ
マージンを確保できる。 〔３〕電源電圧が５Ｖの場合には切替端子により、５Ｖ
ＴＴＬバッファが構成され、電源電圧が３Ｖの場合には
切替端子により、３ＶＴＴＬバッファが構成される。こ
のことによって、電源電圧にかかわらず所望の入力閾値
電圧（ＴＴＬレベル＝１．５Ｖ）を得ることができる。
電源電圧が３Ｖの場合においても入力閾値電圧を１．５
Ｖに固定できるため、ＴＴＬレベルにおける入力ノイズ
マージンを確保できる。 〔３〕電源電圧が５Ｖの場合には切替端子により、５Ｖ
ＴＴＬバッファが構成され、電源電圧が３Ｖの場合には
切替端子により、３ＶＴＴＬバッファが構成される。こ
のことによって、電源電圧にかかわらず所望の入力閾値
電圧（ＴＴＬレベル＝１．５Ｖ）を得ることができる。
【００２５】〔４〕電源電圧判定回路が電源電圧を判定
し、電源電圧を５Ｖと判定した時には、５ＶＴＴＬバッ
ファが選択され、電源電圧を３Ｖと判定した時には３Ｖ
ＴＴＬバッファが選択されることによって、それぞれの
電源電圧に対応するＴＴＬバッファを選択することによ
り、所望の入力閾値電圧を得ることができる。 〔５〕電源電圧判定回路が電源電圧を判定し、５Ｖと判
定した場合においても、３Ｖと判定した場合において
も、入力閾値電圧を１．５Ｖに固定できるため、ＴＴＬ
レベルにおける入力マージンを確保できる。
し、電源電圧を５Ｖと判定した時には、５ＶＴＴＬバッ
ファが選択され、電源電圧を３Ｖと判定した時には３Ｖ
ＴＴＬバッファが選択されることによって、それぞれの
電源電圧に対応するＴＴＬバッファを選択することによ
り、所望の入力閾値電圧を得ることができる。 〔５〕電源電圧判定回路が電源電圧を判定し、５Ｖと判
定した場合においても、３Ｖと判定した場合において
も、入力閾値電圧を１．５Ｖに固定できるため、ＴＴＬ
レベルにおける入力マージンを確保できる。
【図１】本発明の第１実施例を示す多電源半導体集積回
路図である。
路図である。
【図２】本発明の第２実施例を示す多電源半導体集積回
路図である。
路図である。
【図３】本発明の第３実施例を示す多電源半導体集積回
路図である。
路図である。
【図４】本発明の第４実施例を示す多電源半導体集積回
路図である。
路図である。
１，１１ 電源電圧端子（５Ｖ／３Ｖ） ２，１２ 入力端子（ＩＮ） ３ 入力バッファ（５ＶＴＴＬバッファ） ４ 入力バッファ（３ＶＴＴＬバッファ） ５ 切替回路（ＭＵＸ） ６，１７ 切替端子 ７，１８ 内部回路 ８，１９ Ｖｄｄコア（３Ｖ） １３ 入力バッファ １４ Ｐ型ＭＯＳトランジスタ（Ｐ１） １５ 第１のＮ型ＭＯＳトランジスタ（Ｎ１） １６ 第２のＮ型ＭＯＳトランジスタ（Ｎ２） ２１，３１ 電源電圧判定回路
Claims (5)
- 【請求項１】（ａ）複数の電源電圧に設定可能な電源
と、（ｂ）該電源に接続される入力バッファと、（ｃ）
該入力バッファの閾値電圧を前記電源電圧によらず、一
定にする切替手段とを具備することを特徴とする多電源
半導体集積回路。 - 【請求項２】 請求項１記載の多電源半導体集積回路に
おいて、前記切替手段は異なる電源電圧に対応するため
の切替端子を具備し、第１の電源の入力バッファと第２
の電源の入力バッファを切り替えることを特徴とする多
電源半導体集積回路。 - 【請求項３】 請求項１記載の多電源半導体集積回路に
おいて、前記切替手段は、異なる電源電圧に対応するた
めの切替端子を具備し、一つの入力バッファのトランジ
スタの比率を切り替えることを特徴とする多電源半導体
集積回路。 - 【請求項４】 請求項１記載の多電源半導体集積回路に
おいて、前記切替手段は、電源電圧を検出する電源電圧
判定回路により、第１の電源の入力バッファと第２の電
源の入力バッファを切り替えることを特徴とする多電源
半導体集積回路。 - 【請求項５】 請求項１記載の多電源半導体集積回路に
おいて、前記切替手段は、電源電圧を検出する電源電圧
判定回路により、一つの入力バッファのトランジスタの
比率を切り替えることを特徴とする多電源半導体集積回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133373A JPH09321603A (ja) | 1996-05-28 | 1996-05-28 | 多電源半導体集積回路 |
| EP97303436A EP0810733A3 (en) | 1996-05-28 | 1997-05-20 | Multi-power IC device |
| US08/861,623 US6034550A (en) | 1996-05-28 | 1997-05-22 | Multi-power IC device |
| TW086107016A TW399367B (en) | 1996-05-28 | 1997-05-24 | Multiple-power semiconductor integrated circuit |
| CN97105525A CN1167372A (zh) | 1996-05-28 | 1997-05-26 | 多电源半导体集成电路 |
| KR1019970020743A KR970076811A (ko) | 1996-05-28 | 1997-05-26 | 다전원 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133373A JPH09321603A (ja) | 1996-05-28 | 1996-05-28 | 多電源半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321603A true JPH09321603A (ja) | 1997-12-12 |
Family
ID=15103219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8133373A Withdrawn JPH09321603A (ja) | 1996-05-28 | 1996-05-28 | 多電源半導体集積回路 |
Country Status (6)
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|---|---|
| US (1) | US6034550A (ja) |
| EP (1) | EP0810733A3 (ja) |
| JP (1) | JPH09321603A (ja) |
| KR (1) | KR970076811A (ja) |
| CN (1) | CN1167372A (ja) |
| TW (1) | TW399367B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013166A (ja) * | 2004-06-25 | 2006-01-12 | Sharp Corp | 発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器 |
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| JP2758259B2 (ja) * | 1990-09-27 | 1998-05-28 | 株式会社東芝 | バッファ回路 |
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-
1996
- 1996-05-28 JP JP8133373A patent/JPH09321603A/ja not_active Withdrawn
-
1997
- 1997-05-20 EP EP97303436A patent/EP0810733A3/en not_active Withdrawn
- 1997-05-22 US US08/861,623 patent/US6034550A/en not_active Expired - Fee Related
- 1997-05-24 TW TW086107016A patent/TW399367B/zh not_active IP Right Cessation
- 1997-05-26 KR KR1019970020743A patent/KR970076811A/ko not_active Application Discontinuation
- 1997-05-26 CN CN97105525A patent/CN1167372A/zh active Pending
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| Publication number | Publication date |
|---|---|
| EP0810733A2 (en) | 1997-12-03 |
| US6034550A (en) | 2000-03-07 |
| KR970076811A (ko) | 1997-12-12 |
| TW399367B (en) | 2000-07-21 |
| CN1167372A (zh) | 1997-12-10 |
| EP0810733A3 (en) | 1998-08-19 |
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