KR0157886B1 - 반도체 메모리의 입력 버퍼 회로 - Google Patents

반도체 메모리의 입력 버퍼 회로 Download PDF

Info

Publication number
KR0157886B1
KR0157886B1 KR1019950021767A KR19950021767A KR0157886B1 KR 0157886 B1 KR0157886 B1 KR 0157886B1 KR 1019950021767 A KR1019950021767 A KR 1019950021767A KR 19950021767 A KR19950021767 A KR 19950021767A KR 0157886 B1 KR0157886 B1 KR 0157886B1
Authority
KR
South Korea
Prior art keywords
pull
signal
external voltage
input
turned
Prior art date
Application number
KR1019950021767A
Other languages
English (en)
Other versions
KR970008890A (ko
Inventor
박종훈
김재운
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950021767A priority Critical patent/KR0157886B1/ko
Priority to JP8003277A priority patent/JP2931244B2/ja
Priority to US08/623,083 priority patent/US5654664A/en
Publication of KR970008890A publication Critical patent/KR970008890A/ko
Application granted granted Critical
Publication of KR0157886B1 publication Critical patent/KR0157886B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 외부 전압이 변화함에 따라 회로의 논리 문턱 전압이 조절되도록 한 반도체 메모리의 입력 버퍼 회로에 관한 것이다. 이를 위하여 본 발명은 외부전압이 서로 다른 비로 분압된 복수개의 전압을 기준 전압과 비교함으로써 외부 전압의 레벨을 복수개의 구간으로 구분한 다음, 외부 전압의 레벨이 낮을 경우에는 풀-업 수단의 크기를 처음에 결정된 풀-업 수단의 크기보다 상대적으로 크게함으로써 회로의 논리 문턱 전압을 높히고, 외부 전압의 레벨이 높을 경우에는 풀-다운 수단의 크기를 처음에 결정된 풀-다운 수단의 크기보다 상대적으로 크게함으로써 회로의 논리 문턱 전압을 낮게하여 TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 변환할 때 하이 입력 범위(Logical High Input Range)의 마진과 로우 입력 범위(Logical Low Input Range)의 마진을 향상시키는 효과가 있다.

Description

반도체 메모리의 입력 버퍼 회로
제1도는 종래 기술에 의한 입력 버퍼 회로의 구성을 나타낸 도면.
제2도는 제1도에서 칩 선택 신호, 입력 신호 및 출력 신호의 관계를 나타낸 타이밍도.
제3도는 제1도에서 외부 전압과 논리 문턱 전압과의 관계를 나타낸 도면.
제4도는 본 발명에 의한 입력 버퍼 회로의 제1실시예를 나타낸 도면.
제5도는 제4도에서 외부 전압 감지부의 회로 구성을 나타낸 도면.
제6도는 외부 전압 감지부에서 발생되는 신호를 설명하기 위한 도면.
제7도 및 8도는 외부 전압 감지부에서 출력되는 신호에 따른 본 발명의 제1실시예의 동작을 설명하기 위한 도면.
제9도는 인버터의 입출력 특성을 나타낸 도면.
제10도는 본 발명에 의한 입력 버퍼 회로의 효과를 설명하기 위한 도면.
제11도는 본 발명에 의한 입력 버퍼 회로의 제2실시예를 나타낸 도면.
제12도 내지 제14도는 외부 전압 감지부에서 출력되는 신호에 따른 본 발명의 제2실시예의 동작을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 외부 전압 감지부 200,300 : 버퍼
210,310 : 풀-업 수단 220,320 : 풀-다운 수단
211,214,215,230,311,314,315,340 : 피 모스 트랜지스터
213,223,313,323 : 트랜스미션 게이트
221,223,225,250,321,324,325,330 : 엔 모스 트랜지스터
212,222,240,260,270,312,322,350,360,370 : 인버터
본 발명은 반도체 메모리의 입력 버퍼 회로에 관한 것으로, 특히 외부 전압이 변화함에 따라 회로의 논리 문턱 전압(Logic Threshold Voltage)이 조절되도록 한 반도체 메모리의 입력 버퍼 회로에 관한 것이다.
입력 버퍼 회로는 외부에서 입력되는 티티엘(TTL) 레벨의 전압을 씨모스(CMOS) 레벨의 전압으로 변환하는 것으로, 주로 노아 게이트, 낸드 게이트 또는 인버터 등의 형태로 구성되며 회로의 동작 여부를 결정하는 칩 선택 신호(CS)에 의해 인에이블 되어 입력 신호(Buffer Input)인 레벨의 전압을 CMOS 레벨의 전압으로 변환한 신호(Buffer Output)를 출력한다.
종래 기술에 의한 입력 버퍼 회로는 제1도에 도시된 바와 같이, 외부 전압(Vcc)과 접지사이에 직렬로 연결된 피 모스 트랜지스터(11),(12) 및 엔 모스 트랜지스터(13)와, 소오스는 접지되고 드레인이 노드(N1)를 통해 상기 피 모스 트랜지스터(12)와 엔 모스 트랜지스터(13)의 접속점에 연결되는 엔 모스 트랜지스터(14)와, 상기 노드(N1)에 나타나는 전위를 차례로 반전하는 인버터(15),(16)와, 입력되는 칩 선택 신호(CS)를 반전하여 피 모스 트랜지스터(12) 및 엔 모스 트랜지스터(14)의 게이트에 인가하는 인버터(17)로 구성되어 있다. 여기서 상기 피 모스 트랜지스터(11) 및 엔 모스 트랜지스터(13)의 게이트에는 TTL 레벨의 전압인 입력 신호(Buffer Input)가 인가된다.
이와 같이 구성된 종래 기술에 의한 입력 버퍼 회로의 동작을 설명하면 다음과 같다. 먼저, 로우 상태의 칩 선택 신호(CS)가 입력되면 인버터(17)가 이를 하이 상태로 반전하여 엔 모스 트랜지스터(14) 및 피 모스 트랜지스터(12)의 게이트로 인가한다. 그러면, 상기 엔 모스 트랜지스터(14)는 턴-온 상태가 되고, 피 모스 트랜지스터(12)는 턴-오프 상태가 된다. 따라서, 상기 턴-온된 엔 모스 트랜지스터(14)에 의하여 노드(N1)에 나타나는 전위는 입력 신호(Buffer Input)의 상태에 상관없이 로우 상태가 된다. 노드(N1)에 나타나는 로우 상태의 전위는 인버터(15),(16)에 의해 각각 반전되므로 출력 신호(Buffer Output)의 상태는 로우가 되다.
반면, 하이 상태의 칩 선택 신호(CS)가 입력되면 인버터(17)가 이를 로우 상태로 반전하여 엔 모스 트랜지스터(14) 및 피 모스 트랜지스터(12)의 게이트로 인가한다. 그러면 상기 엔 모스 트랜지스터(14)가 턴-오프되는 반면, 피 모스 트랜지스터(12)가 턴-온 되므로 노드(N1)에 나타나는 전위의 상태는 상기 입력 신호에 의해 결정된다. 만약, 입력 신호가 로우 상태이면 피 모스 트랜지스터(11)는 턴-온, 엔 모스 트랜지스터(13)는 턴-오프 되어, 노드(N1)에 나타나는 전위는 턴-온된 피 모스 트랜지스터(11),(12)에 의해 하이 상태가 된다. 이어서, 상기 노드(N1)의 전위가 인버터(15),(16)에서 차례로 반전되므로 출력 신호는 하이 상태가 된다. 그러나, 입력 신호가 하이 상태이면 피 모스 트랜지스터(11)는 턴-오프, 엔 모스 트랜지스터(13)는 턴-온 되어, 노드(N1)에 나타나는 전위는 로우 상태가 되고, 이 로우 상태의 전위가 인버터(15),(16)에서 차례로 반전되므로 출력 신호는 로우 상태가 된다. 따라서, 칩 선택 신호가 하이 상태일 때, 입력 신호가 로우 상태이면 출력 신호는 하이 상태가 되고, 입력 신호가 하이 상태이면 출력 신호는 로우 상태가 된다.
제2도는 상기에서 설명한 동작을 도시한 타이밍도로서, 도시된 바와 같이 칩 선택 신호(CS)가 로우 상태일 때 출력 신호(Buffer Output)는 입력 신호(Buffer Input)의 상태에 상관없이 로우 상태이다. 그러나 칩 선택 신호가 하이 상태일 때 입력 신호가 하이 상태이면 출력 신호는 로우 상태가 되고, 입력 신호가 로우 상태이면 출력 신호는 하이 상태가 됨을 나타낸다.
제3도는 제1도의 회로에서 외부 전압이 변화함에 따라 입력 신호(Buffer Input)인 TTL 레벨의 전압(VBI)과 출력 신호(Buffer Output)인 노드(N1)의 CMOS 레벨의 전압(VN1)과의 관계를 나타낸 도면이다. 여기서, 각각의 외부 전압을 나타낸 그래프와 VBI가 만나는 점이 각각의 외부 전압에 있어서 입력 버퍼 회로의 논리 문턱 전압이다. 만약 외부 전압이 2.6V일 때에는 약 1V가 논리 문턱 전압이 되어, 입력 신호가 상기 전압 이상이면 하이 상태로 인식되어 입력 버퍼 회로의 출력 신호는 로우 상태가 되며, 입력 신호가 상기 전압 이하이면 로우 상태로 인식되어 출력 신호는 하이 상태가 된다. 그리고 외부 전압이 각각 3.3V, 4.0V 일 때에는 약 1.3V 및 1.8V가 논리 문턱 전압이 되어, 입력 신호가 상기의 전압 이상이 되면 하이 상태로 인식되어 입력 버퍼 회로의 출력 신호는 로우 상태가 되며, 입력 신호가 상기 전압 이하이면 로우 상태로 인식되어 출력 신호는 하이 상태가 된다.
그러므로 종래 기술에 의한 입력 버퍼 회로에서는 외부 전압의 레벨이 높아지면 회로의 논리 문턱 전압이 높아지게 되고 외부 전압의 레벨이 낮아지면 논리 문턱 전압도 낮아지는 문제점이 있었다.
따라서, 본 발명의 목적은 외부 전압의 레벨이 높을 경우에는 회로의 논리 문턱 전압을 낮게 하고, 외부 전압의 레벨이 낮으면 회로의 논리 문턱 전압을 높게하는 반도체 메모리의 입력 버퍼 회로를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은 외부 전압이 서로 다른 비로 분압된 복수개의 전압을 기준 전압과 비교함으로써 외부 전압의 레벨을 복수개의 구간으로 구분하는 외부 전압 감지 수단과, 풀-업 수단과 풀-다운 수단으로 구성되어 상기 외부 전압 감지 수단에 의해 구분된 외부 전압의 구간별로 TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 변환하는 변환 수단을 포함하여 구성된다.
상기와 같이 구성된 본 발명은 외부 전압의 레벨이 낮을 때에는 풀-업 수단의 사이즈를 상대적으로 크게 함으로써 회로의 논리 문턱 전압을 높게 하고, 외부 전압의 레벨이 높을 때에는 풀-다운 수단의 사이즈를 상대적으로 크게 함으로써 회로의 논리 문턱 전압을 낮게 한다.
본 발명에 의한 입력 버퍼 회로의 제1실시예는 제4도에 도시된 바와같이, 외부 전압(Vcc)이 소정의 비로 분압된 제1전압이 기준 전압 이하일 때는 하이 상태가 되고 기준 전압 이상일 때는 로우 상태가 되는 신호(LVCC)와, 외부 전압이 소정의 비로 분압된 제2전압이 기준 전압 이하일 때에는 하이 상태가 되고 기준 전압 이상일때는 로우 상태가 되는 신호(HVCC)를 출력하는 외부 전압 감지부(100)와,상기 외부 전압 감지부(100)의 출력 신호(HVCC),(LVCC)에 따라 TTL 레벨의 입력 신호(Buffer Input)를 CMOS 레벨의 신호(Buffer Output)로 변환하는 변환 수단인 버퍼(200)로 구성된다.
여기서, 상기 버퍼(200)는 입력 신호가 인가됨에 따라 일측에 인가되는 외부 전압을 타측으로 전달하는 풀-업 수단(210)과, 입력 신호가 인가됨에 따라 접지 레벨의 전압을 타측으로 전달하는 풀-다운 수단(220)과, 상기 풀-업 수단(210)과 풀-다운 수단(220)사이에 연결되어 인버터(240)에서 반전된 칩 선택 신호(/CS)에 따라 버퍼(200)를 인에이블/디스에이블 시키는 수단인 피 모스 트랜지스터(230)와, 소오스가 접지되고 드레인이 상기 풀 다운 수단(220)과 피 모스 트랜지스터(230)와의 접속점에 연결되며 게이트에는 반전된 칩 선택 신호(/CS)가 인가되어 버퍼(200)가 디스에이블될 경우에는 출력 신호가 로우 상태가 되도록하는 엔 모스 트랜지스터(250)와, 상기 엔 모스 트랜지스터(250)의 드레인에서 출력 되는 신호를 차례로 반전하는 인버터(260),(270)로 구성되어 있다. 여기서 상기 버퍼(200)의 출력 신호(Buffer Output)는 두 입력 신호인 Buffer Input 및 반전된 칩 선택 신호(/CS)에 대해 NOR 게이트의 논리값을 가지게 된다.
상기 풀-업 수단(210)은 외부 전압이 소오스에 인가되고 게이트에는 TTL 레벨의 입력 신호(Buffer Input)가 인가되는 피 모스 트랜지스터(211)와, 상기 외부 전압 감지부(100)의 신호(LVCC)를 반전하는 인버터(212)와, 상기 신호(LVCC)가 일측에 인가되고 상기 인버터(212)의 출력 신호가 타측에 인가됨에 따라 상기 TTL 레벨의 입력 신호를 전송하는 트랜스미션 게이트(213)와, 외부 전압이 소오스에 인가되고 게이트에는 상기 신호(LVCC)가 인가되며 드레인에는 상기 트랜스미션 게이트(213)의 출력 신호가 인가되는 피 모스 트랜지스터(214)와, 소오스에는 외부 전압이 인가되고 게이트에는 상기 트랜스미션 게이트(213)의 출력 신호가 인가되며 드레인은 상기 피 모스 트랜지스터(211)의 드레인과 접속되는 피 모스 트랜지스터(215)로 구성된다.
풀-다운 수단(220)은 드레인이 상기 피 모스 트랜지스터(230)의 드레인과 연결되고 게이트에는 상기 TTL 레벨의 입력 신호가 인가되며 소오스는 접지되는 엔 모스 트랜지스터(221)와, 상기 외부 전압 감지부(100)의 출력 신호(HVCC)를 반전하는 인버터(222)와, 상기 신호(HVCC)가 일측에 인가되고 인버터(222)의 출력 신호가 타측에 인가됨에 따라 상기 TTL 레벨의 입력 신호를 전송하는 트랜스미션 게이트(223)와, 드레인에 상기 트랜스미션 게이트(223)의 출력 신호가 인가되고 게이트에는 상기 신호(HVCC)가 인가되며 소오스는 접지되는 엔 모스 트랜지스터(224)와, 게이트에는 상기 트랜스미션 게이트(223)의 출력 신호가 인가되고 드레인은 상기 피 모스 트랜지스터(230)와 엔 모스 트랜지스터(221)의 드레인 접속점과 연결되며 소오스는 접지되는 엔 모스 트랜지스터(225)로 구성된다.
또한, 상기 외부 전압 감지부(100)는 인가되는 외부 전압에 관계없이 일정한 레벨의 전압을 노드(ND1)에서 출력하는 기준 전압 발생부(Vcc Independent Reference Voltage Generator)(101)와, 외부 전압과 접지 사이에 직렬로 연결되어 외부전압을 저항값의 비에 따라 분압하여 저항간의 접속점인 노드(ND2)(ND3)에서 출력하는 저항(131-133)과, 상기 노드(ND1),(ND2)에서 입력되는 전압의 레벨을 비교하여 출력하는 차동 증폭기(110)와, 상기 차동 증폭기(110)의 출력 신호를 차례로 반전하는 인버터(136-137)와, 상기 노드(ND1),(ND3)에서 입력되는 전압의 레벨을 비교하여 출력하는 차동 증폭기(120)와, 상기 차동 증폭기(120)의 출력 신호를 차례로 반전하는 인버터(138-139)와, 상기 노드(ND2),(ND3)에서의 전위를 각각 안정화 시키는 캐패시터(134),(135)로 구성된다. 여기서, 상기 차동증폭기(110)는 미러형으로 구성된 트랜지스터(111-114)가 엔 모스 트랜지스터(115)의 게이트에 인가되는 칩 선택 신호(CS)에 의해 인에이블 되어 트랜지스터(113),(114)의 게이트에 인가되는 전압을 비교하게 된다. 그리고 차동 증폭기(120)도 상기 차동 증폭기(110)와 동일하게 구성되어 있다.
이와같이 구성된 본 발명의 작용 및 효과를 첨부된 도면을 참조하여 설명하면 다음과 같다. 본 발명에 의한 입력 버퍼 회로에 칩 선택 신호(CS)와 외부 전압이 인가되면, 외부 전압 감지부(100)의 기준 전압 발생부(101)는 상기 인가되는 외부 전압에 관계없이 일정한 전압을 노드(ND1)에서 출력하게 된다. 기준 전압 발생부(101)는 각각 직렬로 연결된 트랜지스터(102),(104) 및 (103),(105)가 서로 대칭되게 구성되어 외부 전압과 접지 사이에서 병렬의 경로를 형성한다. 그리고 트랜지스터(102)(103)의 게이트는 서로 접속되어 트랜지스터(102)(104)의 드레인 접속점과 연결되어 있고, 트랜지스터(104),(105)의 게이트는 서로 접속되어 트랜지스터(103)(105)의 드레인 접속점과 연결된다. 또한, 상기 트랜지스터(104)를 흐르는 전류를 제한하기 위하여 트랜지스터(104)의 소오스 단자와 접지 사이에 저항(106)이 연결되어 있다. 상기와 같이 구성된 기준 전압 발생부(101)는 상호 대칭적으로 구성되어 두 경로를 통해 흐르는 전류가 동일하므로 노드(ND1)는 항상 일정한 레벨의 전압을 출력하게 된다. 그리고 노드(ND2),(ND3)에서는 외부전압이 저항(131-133)의 저항값의 비에 따라 분압되어 출력된다. 이어서 차동증폭기(110)는 하이 상태의 칩 선택 신호(CS)가 엔 모스 트랜지스터(115)에 인가됨에 따라 인에이블되어 노드(ND1)(ND2)에서 입력되는 전압의 레벨을 비교하여 그 결과를 출력한다. 마찬가지로 차동 증폭기(120)도 상기 하이 상태의 칩 선택 신호(CS)가 엔 모스 트랜지스터(125)에 인가됨에 따라 인에이블되어 노드 (ND1)(ND3)에서 입력되는 전압의 레벨을 비교하여 그 결과를 출력한다. 이와 같이 차동 증폭기(110)에서 출력된 신호는 인버터(136-137)에서 출력된 신호는 인버터(138-139)에서 각각 반전되어 LVCC 신호로서 버퍼(200)로 출력된다.
상기 LVCC 및 HVCC 신호가 생성되는 과정을 제6도를 참조하여 설명하면 다음과 같다. 노드(ND1),(ND2)로부터 차동 증폭기(110)로 입력되는 전압의 레벨은 각각 ND1, ND2로 표기된 그래프와 같다. 이때 차동 증폭기(110)는 입력되는 두 전압에서 ND2라 표기된 그래프의 레벨이 ND1이라 표시된 그래프의 레벨보다 낮은 구간에서는 하이 상태의 신호를 출력하고, 반대로 ND2라 표기된 그래프의 레벨이 ND1이라 표시된 그래프의 레벨보다 높은 구간에서는 로우 상태의 신호를 출력하게 된다. 이와 같이 하이 상태에서 로우 상태로 천이된 신호가 인버터(136,137)에서 각각 반전된 다음 HVCC 신호로서 출력된다. 마찬가지로 차동 증폭기(120)도 ND1, ND3라고 표기된 노드(ND1),(ND3)의 입력신호에서 ND3라 표기된 그래프의 레벨이 ND1이라 표시된 그래프의 레벨보다 낮은 구간에서는 하이 상태의 신호를 출력하고, 반대로 ND3라 표기된 그래프의 레벨이 ND1이라 표시된 그래프의 레벨보다 높은 구간에서는 로우 상태의 신호를 출력하게 된다. 이와같이 하이 상태에서 로우 상태로 천이된 신호가 인버터(138,139)에서 각각 반전된 다음 LVCC 신호로서 출력된다. 따라서, 외부 전압 감지부(100)의 출력 신호는 LVCC 및 HVCC가 모두 하이 상태인 구간(A)과, LVCC는 로우 상태이고 HVCC는 하이 상태인 구간(B), 그리고 LVCC 및 HVCC가 모두 로우 상태인 구간(C)으로 구분되어 출력된다.
한편, 버퍼(200)에서는 로우 상태의 칩 선택 신호(CS)가 입력되면 인버터(240)가 이를 하이 상태로 반전하여 엔 모스 트랜지스터(250) 및 피 모스 트랜지스터(230)의 게이트에 인가한다. 이때 피 모스 트랜지스터(230)가 턴-오프되므로 풀-업 수단(210)과 풀-다운 수단(220)이 디스에이블된다. 이와 같이 풀-업 수단(210)과 풀-다운 수단(220)이 디스에이블된 상태에서 엔 모스 트랜지스터(250)가 턴-온되므로 버퍼(200)의 출력 신호(Buffer Output)는 항상 로우 상태가 된다. 이와같이 풀-업 수단(210)과 풀-다운 수단(220)이 디스에이블될 경우 버퍼(200)는 입력 신호의 상태에 상관없이 항상 로우 상태의 신호를 출력하게 된다.
그런데, 하이 상태의 칩 선택 신호가 입력되면 인버터(240)가 이를 로우 상태로 반전하여 엔 모스 트랜지스터(250) 및 피 모스 트랜지스터(230)의 게이트에 인가한다. 따라서 피 모스 트랜지스터(230)가 턴-온되므로 풀-업 수단(210)과 풀-다운 수단(220)이 인에이블되어 버퍼(200)의 출력 신호는 입력 신호의 상태에 의존하게 되고, 풀-업 수단(210)과 풀-다운 수단(220)이 디스에이블 상태에 있을 때 로우 상태의 출력 신호를 생성하던 엔 모스 트랜지스터(250)는 오프된다. 이와같이 인에이블된 풀-업 수단(210)과 풀-다운 수단(220)은 일반적인 인버터의 회로를 형성하게 된다. 이 회로에 상기 외부 전압 감지부(100)에서 출력되는 HVCC 신호와 LVCC 신호가 모두 하이인 구간, 즉 제6도의 A 구간(Vcc ≤2.6V)에서는 LVCC 신호에 의해 트랜스미션 게이트(213)가 턴-온, 피 모스 트랜지스터(214)가 턴-오프되는 한편, HVCC 신호에 의해 트랜스미션 게이트(223)가 턴-오프, 엔 모스 트랜지스터(224)가 턴-온된다. 여기서 턴-온된 트랜지스터(224)는 트랜지스터(221)와 병렬로 구성되어 있는 트랜지스터(225)를 턴-오프시키고, 턴-오프된 트랜지스터(214)는 트랜지스터(215)가 트랜지스터(211)와 병렬 연결되도록 한다. 따라서 버퍼(200)는 실질적으로 제7도에 도시된 바와 같은 형태의 인버터 회로가 되는데, 이것은 제1도의 피 모스 트랜지스터(11)에 또 하나의 피 모스 트랜지스터(215)가 병렬로 접속된 형태를 띠게되므로 풀-업 수단(210)의 사이즈가 처음에 결정된 풀-업 수단의 사이즈보다 상대적으로 커지게 된다.
그리고, 칩 선택 신호가 하이인 상태에서 HVCC 신호가 하이 상태이고 LVCC 신호가 로우인 상태인 구간, 즉 제6도의 B구간(2.6V 〈 Vcc 〈 3.8V)에서는 LVCC 신호에 의해 트랜스미션 게이트(213)가 턴-오프, 피 모스 트랜지스터(214)가 턴-온되는 한편, HVCC 신호에 의해 트랜스미션 게이트(223)가 턴-오프, 엔 모스 트랜지스터(224)가 턴-온된다. 여기서, 턴-온된 트랜지스터(214),(224)는 트랜지스터(211),(211)와 각각 병렬로 구성된 트랜지스터(215),(225)를 턴-오프 시키게 된다. 따라서 입력 버퍼(200)는 실질적으로 제1도에 도시된 바와 같은 형태의 회로가 되므로 풀-업 수단(210)과 풀-다운 수단(220)의 사이즈는 처음에 결정된 풀-업 수단과 풀-다운 수단간의 사이즈 비와 동일하게 된다.
또한, 칩 선택 신호가 하이인 상태에서 HVCC 신호와 LVCC 신호가 모두 로우인 상태인 구간, 즉 제6도의 C 구간(3.8V≤Vcc)에서는 LVCC 신호에 의해 트랜스미션 게이트(213)가 턴-오프, 피모스 트랜지스터(214)가 턴-온되는 한편, HVCC 신호에 의해 트랜스미션 게이트(223)가 턴-온, 엔 모스 트랜지스터(224)가 턴-오프된다. 여기서, 상기 턴-온된 트랜지스터(214)는 트랜지스터(211)와 병렬로 구성된 트랜지스터(215)를 턴-오프시키고, 턴-오프된 트랜지스터(224)는 트랜지스터(221)와 병렬로 구성된 트랜지스터(225)를 턴-온 시키게 된다. 따라서 버퍼(200)는 실질적으로 제8도에 도시된 바와 같은 형태의 인버터 회로가 되는데, 이것은 제1도의 엔 모스 트랜지스터(13)에 또 하나의 엔 모스 트랜지스터(225)가 병렬로 접속된 형태를 띠게되므로 풀-다운 수단(220)의 사이즈가 처음에 결정된 풀-다운 수단의 사이즈 보다 상대적으로 커지게 된다.
이와 같이, 버퍼(200)가 제7도와 같은 형태가 되면 제1도의 회로에 비해 논리 문턱 전압이 높아지게 되고, 버퍼(200)가 제8도와 같은 형태가 되면 제1도의 회로에 비해 논리 문턱 전압이 낮아지게 된다. 이와 같은 논리 문턱 전압의 변동은 제9도와 같은 인버터 회로의 입출력 특성에 기인한다. 즉 제1도와 같은 인버터 회로에서 외부 전압이 5V인 경우, 엔 모스 트랜지스터(13)의 βn 값과 피 모스 트랜지스터(11)의 βP값이 βn/βP1일 때의 논리 문턱 전압은 βn/βp= 1 일 때의 논리 문턱 전압보다 높아지는 반면, βn/βp1 일 때의 논리 문턱 전압은 βn/βp= 1 일 때의 논리 문턱 전압보다 낮아지게 된다. β값은 (με/Tox)(W/L)로 주어지는데, μ는 차지 캐리어의 평균 이동도이며, ε은 산화물(oxide)의 유전율, Tox는 산화물의 두께, W 및 L 은 각각 게이트의 폭 및 길이이다. μ,ε,TOX가 동일한 상태에서 상기 β값의 관계가 βn/βp1이 되기 위해서는 피 모스 트랜지스터의 W,L 이 엔 모스 트랜지스터의 그것보다 커야하는데, 제7도는 피 모스 트랜지스터(221),(225)가 병렬로 접속되어 있으므로 상기의 조건을 만족하게 된다. 또한, β값의 관계가 βn/βp1이 되기위해서는 엔 모스 트랜지스터의 W,L이 피 모스 트랜지스터의 그것보다 커야하는데, 제8도는 엔 모스 트랜지스터(221),(225)가 병렬로 접속되어 있으므로 상기의 조건을 만족하게 된다.
따라서, 본 발명에 의한 입력 버퍼회로에서의 입출력 특성은 제10도에 도시된 바와 같이, 외부 전압이 2.6V 미만, 즉 제6도의 A 구간에 해당할 경우에는 제4도의 버퍼(200)가 제7도와 같은 형태가 되므로 종래의 회로에서 보다 논리 문턱 전압이 높아지게 되는 반면, 외부 전압이 3.8V 이상, 즉 제6도의 C 구간에 해당할 경우에는 제4도의 버퍼(200)가 제8도와 같은 형태가 되므로 종래의 회로에서 보다 논리 문턱 전압이 낮아지게 된다. 그리고 외부 전압이 2.6V 이상 3.8V 이하, 즉 제6도의 B구간에서의 논리 문턱 전압은 종래의 회로에서와 동일하다.
한편, 본 발명에 의한 입력 버퍼 회로의 제2실시예는 제11도에 도시된 바와 같이 HVCC,LVCC 신호를 발생하는 외부 전압 감지부(100)와, 상기 외부 전압 감지부(100)의 출력 신호(HVCC),(LVCC)에 따라 TTL 레벨의 입력 신호(Buffer Input)를 CMOS 레벨의 신호(Buffer Output)로 변환하는 변환 수단인 버퍼(300)로 구성된다.
여기서, 상기 버퍼(300)는 입력 신호가 인가됨에 따라 일측에 인가되는 외부 전압을 타측으로 전달하는 풀-업 수단(310)과, 입력 신호가 인가됨에 따라 접지 레벨의 전압을 타측으로 전달하는 풀-다운 수단(320)과, 상기 풀-다운 수단(320)과 접지사이에 연결되어 인버터(350)에서 반전된 칩 선택 신호(/CS)에 따라 버퍼(300)를 인에이블/디스에이블 시키는 수단인 엔 모스 트랜지스터(330)와, 소오스가 외부 전압에 연결되고 드레인이 상기 풀-업 수단(310)과 풀-다운 수단(320)과의 접속점에 연결되며 게이트에는 인버터(350)에서 반전된 칩 선택 신호(/CS)가 인가되어 상기 버퍼(300)가 디스에이블될 경우에는 출력 신호가 하이 상태가 되도록하는 피 모스 트랜지스터(340)와, 상기 피 모스 트랜지스터(340)의 드레에서 출력 되는 신호를 차례로 반전하는 인버터(360),(370)로 구성되어 있다. 여기서 상기 버퍼(300)의 출력 신호(Buffer Output)는 두 입력 신호인 Buffer Input 및 바전된 칩 선택 신호(/CS)에 대해 NAND 게이트의 논리값을 가지게 된다.
여기서, 상기 풀-업 수단(310)은 외부 전압이 소오스에 인가되고 게이트에는 TTL 레벨의 입력 신호가 인가되는 피 모스 트랜지스터(311)와, 상기 외부 전압 감지부(100)의 신호(LVCC)를 반전하는 인버터(312)와, 상기 신호(LVCC)가 일측에 인가되고 상기 인버터(312)의 출력 신호가 타측에 인가됨에 따라 상기 TTL 레벨의 입력 신호를 전송하는 트랜스미션 게이트(313)와, 외부 전압이 소오스에 인가되고 게이트에는 상기 신호(LVCC)가 인가되며 드레인에는 상기 트랜스미션 게이트(313)의 출력 신호가 인가되는 피 모스 트랜지스터(314)와, 소오스에는 외부 전압이 인가되고 게이트에는 상기 트랜스미션 게이트(313)의 출력 신호가 인가되며 드레인은 상기 피 모스 트랜지스터(311)의 드레인과 접속되는 피 모스 트랜지스터(315)로 구성된다.
풀-다운 수단(320)은 드레인이 상기 피 모스 트랜지스터(311)의 드레인과 연결되고 게이트에는 상기 TTL 레벨의 입력 신호가 인가되며 소오스에는 엔 모스 트랜지스터(330)의 드레인과 연결되는 엔 모스 트랜지스터(321)와, 상기 외부 전압 감지부(100)의 출력 신호(HVCC)를 반전하는 인버터(322)와, 상기 신호(HVCC)가 일측에 인가되고 인버터(322)의 출력 신호가 타측에 인가됨에 따라 상기 TTL 레벨의 입력 신호를 전송하는 트랜스미션 게이트(323)와, 드레인에 상기 트랜스미션 게이트(323)의 출력 신호가 인가되고 게이트에는 상기 신호(HVCC)가 인가되며 소오스는 접지되는 엔 모스 트랜지스터(324)와, 게이트에는 상기 트랜스미션 게이트(323)의 출력 신호가 인가되고 드레인과 소오스는 엔 모스 트랜지스터(321)의 드레인과 스스에 연결되는 엔 모스 트랜지스터(325)로 구성된다.
이와 같이 구성된 버퍼(300)에 하이 상태의 칩 선택 신호(CS)가 입력되면 인버터(315)가 이를 로우 상태로 반전하여 트랜지스터(330),(340)의 게이트에 각각 인가한다. 이때 트랜지스터(330)가 턴-오프되어 풀-업 수단(310)과 풀-다운 수단(320)이 디스에이블 되는 한편, 트랜지스터(340)가 턴-온되므로 버퍼(300)의 출력 신호(Buffer Output)는 항상 하이 상태가 된다.
그러나, 로우 상태의 칩 선택 신호(CS)가 입력되면 인버터(315)가 이를 하이 상태로 반전하여 트랜지스터(330),(340)의 게이트에 각각 인가한다. 이때 트랜지스터(340)는 턴-오프, 트랜지스터(330)는 턴-온되어 입력 버퍼(300)가 출력하는 신호는 입력 신호의 상태에 의존하게 된다. 이 경우 인가되는 외부 전압의 레벨이 제6도의 A 구간에 해당하면 외부 전압 감지부(100)가 각각 하이 상태인 HVCC,LVCC 신호를 출력한다. 하이 상태인 LVCC 신호에 의해서 트랜스미션 게이트(313)가 턴-온, 트랜지스터(314)가 턴오프된다. 또한 하이 상태인 HVCC 신호에 의해 트랜스미션 게이트(323)가 턴-오프, 트랜지스터(324)가 턴-온된다. 여기서, 턴-온된 트랜지스터(324)는 상기 트랜지스터(321)와 병렬로 접속되는 트랜지스터(325)를 턴-오프시키고, 턴-오프된 트랜지스터(314)는 트랜지스터(315)가 트랜지스터(311)와 병렬로 연결되도록 한다. 따라서, 이때의 회로구성은 제12도와 같게 되어 풀-업 수단(310)의 사이즈가 처음에 결정된 풀-업 수단의 사이즈보다 상대적으로 커지게 된다.
그리고, 외부 전압의 레벨이 제6도의 B 구간에 해당하면 외부 전압 감지부(100)가 하이 상태인 HVCC 신호와 로우 상태인 LVCC 신호를 출력한다. 로우 사태인 LVCC 신호에 의해서 트랜스미션 게이트(313)가 턴-오프, 트랜지스터(314)가 턴-온되며, 하이 상태인 HVCC 신호에 의해 트랜스미션 게이트(323)가 턴-오프, 트랜지스터(324)가 턴-온된다. 따라서, 이때의 회로구성은 제13도와 동일하게 되어 풀-업 수단(310)과 풀-다운 수단(320)의 사이즈는 처음에 결정된 풀-업 수단간에 사이즈 비와 동일하게 된다. 이때 트랜지스터(314),(324)는 트랜지스터(311),(321)와 각각 병렬로 연결되는 트랜지스터(315)(325)를 턴-오프 시키는 역할을 한다.
또한, 외부 전압의 레벨이 제6도의 C 구간에 해당하면 외부 전압 감지부(100)가 모두 로우 상태인 HVCC, LVCC 신호를 출력한다. 로우 상태인 LVCC 신호에 의해서 트랜스미션 게이트(313)가 턴-오프, 트랜지스터(314)가 턴-온되며, 로우 상태인 HVCC 신호에 의해 트랜스미션 게이트(323)가 턴-온, 트랜지스터(324)가 턴-오프된다. 따라서, 이때의 회로구성은 제14도와 동일하게 되어 풀-다운 수단(320)의 사이즈가 처음에 결정된 풀-다운 수단의 사이즈 보다 상대적으로 커지게 된다. 이때, 턴-온된 트랜지스터(314)는 트랜지스터(311)와 병렬로 구성된 트랜지스터(315)를 턴-오프 시키게 되며, 턴-오프된 트랜지스터(324)는 트랜지스터(325)가 트랜지스터(321)와 병렬로 연결되도록 한다.
이상과 같은 본 발명의 제2실시예의 입력 버퍼(300)에서의 동작은 기본 적으로 제1실시예에 의한 입력 버퍼(200)에서와 동일하므로 자세한 동작 설명은 생략한다.
이상과 같이 본 발명에 의한 입력 버퍼회로는 외부 전압의 레벨이 높을 때에는 논리 문턱 전압을 낮게 하는 반면, 외부 전압의 레벨이 낮을 때에는 논리 문턱 전압을 높게함으로써 TTL 레벨의 전압을 CMOS 레벨의 전압으로 변환할 때 하이 입력 범위(Logical High Input Range)의 마진과 로우 입력 범위(Logical Low Input Range)의 마진을 향상시키는 효과가 있다.

Claims (11)

  1. 외부 전압이 서로 다른 비로 분압된 복수개의 전압을 기준 전압과 비교함으로써 외부 전압의 레벨을 3개의 구간으로 구분하는 외부 전압 감지 수단과; 풀-업 수단과 풀-다운 수단으로 구성되어 상기 외부 전압 감지 수단에 의해 구분된 외부 전압의 구간별로 TTL 레벨의 입력 신호를 풀업 및 풀다운하여 CMOS 레벨의 신호로 변환하는 수단과, 칩선택신호에 의해 상기 풀업수단과 풀다운수단을 인에이블시키는 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  2. 제1항에 있어서, 상기 풀-업 수단과 풀-다운 수단은 인버터를 형성함을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  3. 제2항에 있어서, 상기 인버터는 외부 전압 감지 수단으로부터 입력되는 신호가 제1구간이면 회로의 논리 문턱 전압을 감소시킴을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  4. 제3항에 있어서, 상기 논리 문턱 전압의 감소는 풀-업 수단의 사이즈를 증가 시킴으로써 달성됨을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  5. 제4항에 있어서, 상기 풀-업 수단의 사이즈 증가는 트랜스미션 게이트가 턴-온되고, 그 턴온된 트랜스미션 게이트에 의해 하나 이상의 트랜지스터가 추가로 상기 풀-업 수단에 병렬로 연결되어 달성됨을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  6. 제5항에 있어서, 상기 트랜스미션 게이트는 상기 외부 전압 감지부로부터 입력되는 신호가 제1구간이 아닐 경우에는 턴-오프됨을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  7. 제2항에 있어서, 상기 인버터는 상기 외부 전압 감지부로부터 입력되는 신호가 제2구간일 때는 회로의 논리 문턱 전압이 변하지 않음을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  8. 제2항에 있어서, 상기 인버터는 외부 전압 감지 수단으로부터 입력되는 신호가 제3구간이면 회로의 논리 문턱 전압을 증가시킴을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  9. 제8항에 있어서, 상기 논리 문턱 전압의 증가는 풀-다운 수단의 사이즈를 증가시킴으로써 달성됨을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  10. 제9항에 있어서, 상기 풀-다운 수단의 사이즈 증가는 트랜스미션 게이트가 턴-온되고, 그 턴-온된 트랜스미션 게이트에 의해 하나 이상의 트랜지스터가 추가로 상기 풀-다운 수단에 병렬로 연결되어 달성됨을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
  11. 제10항에 있어서, 상기 트랜스미션 게이트는 상기 외부 전압 감지부로부터 입력되는 신호가 제3구간이 아닐 경우에는 턴-오프됨을 특징으로 하는 반도체 메모리의 입력 버퍼 회로.
KR1019950021767A 1995-07-22 1995-07-22 반도체 메모리의 입력 버퍼 회로 KR0157886B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950021767A KR0157886B1 (ko) 1995-07-22 1995-07-22 반도체 메모리의 입력 버퍼 회로
JP8003277A JP2931244B2 (ja) 1995-07-22 1996-01-11 半導体メモリの入力バッファー回路
US08/623,083 US5654664A (en) 1995-07-22 1996-03-28 Input buffer circuit for a semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950021767A KR0157886B1 (ko) 1995-07-22 1995-07-22 반도체 메모리의 입력 버퍼 회로

Publications (2)

Publication Number Publication Date
KR970008890A KR970008890A (ko) 1997-02-24
KR0157886B1 true KR0157886B1 (ko) 1999-03-20

Family

ID=19421344

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950021767A KR0157886B1 (ko) 1995-07-22 1995-07-22 반도체 메모리의 입력 버퍼 회로

Country Status (3)

Country Link
US (1) US5654664A (ko)
JP (1) JP2931244B2 (ko)
KR (1) KR0157886B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321603A (ja) * 1996-05-28 1997-12-12 Oki Electric Ind Co Ltd 多電源半導体集積回路
US5838168A (en) * 1996-09-05 1998-11-17 American Microsystems, Inc. 3V/5V input buffer
JP3254159B2 (ja) * 1997-02-04 2002-02-04 セイコーインスツルメンツ株式会社 充放電制御回路
JP3070510B2 (ja) * 1997-03-21 2000-07-31 日本電気株式会社 半導体装置の入力回路および出力回路ならびに半導体装置
GB2340682B (en) * 1998-08-10 2003-11-05 Sgs Thomson Microelectronics Variable threshold inverter
KR100308208B1 (ko) 1998-09-21 2001-11-30 윤종용 반도체집적회로장치의입력회로
GB2373115B8 (en) 2001-03-08 2008-07-24 Micron Technology Inc Adaptive threshold logic circuit
US6940304B2 (en) * 2001-03-14 2005-09-06 Micron Technology, Inc. Adaptive threshold logic circuit
KR100714013B1 (ko) * 2002-07-09 2007-05-04 주식회사 하이닉스반도체 가변적인 입력 레벨을 갖는 입력버퍼
US6894537B1 (en) * 2002-12-18 2005-05-17 National Semiconductor Corporation Apparatus and method for level shifting in power-on reset circuitry in dual power supply domains
TW200525867A (en) * 2004-01-21 2005-08-01 Renesas Tech Corp Voltage clamp circuit, switching power supply apparatus, semiconductor IC device, and voltage level converting circuit
KR100863014B1 (ko) * 2007-04-12 2008-10-13 주식회사 하이닉스반도체 반도체 집적 회로의 버퍼
WO2016038748A1 (ja) * 2014-09-12 2016-03-17 株式会社東芝 記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256220A (ja) * 1988-04-05 1989-10-12 Nec Corp 入力回路
KR910007785B1 (ko) * 1988-12-20 1991-10-02 삼성전자 주식회사 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로
JP3057710B2 (ja) * 1990-04-27 2000-07-04 日本電気株式会社 半導体メモリ装置
JPH05290572A (ja) * 1992-04-08 1993-11-05 Nec Corp 半導体集積回路
JP3016993B2 (ja) * 1993-07-02 2000-03-06 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JPH07130184A (ja) * 1993-11-01 1995-05-19 Hitachi Ltd 半導体装置
US5534801A (en) * 1994-01-24 1996-07-09 Advanced Micro Devices, Inc. Apparatus and method for automatic sense and establishment of 5V and 3.3V operation
US5589783A (en) * 1994-07-29 1996-12-31 Sgs-Thomson Microelectronics, Inc. Variable input threshold adjustment

Also Published As

Publication number Publication date
JP2931244B2 (ja) 1999-08-09
KR970008890A (ko) 1997-02-24
US5654664A (en) 1997-08-05
JPH0945086A (ja) 1997-02-14

Similar Documents

Publication Publication Date Title
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
US6717448B2 (en) Data output method and data output circuit for applying reduced precharge level
KR940003809B1 (ko) Ttl 대 cmos 입력 버퍼
KR0130037B1 (ko) 동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로
KR0157886B1 (ko) 반도체 메모리의 입력 버퍼 회로
US5698994A (en) Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
GB2246885A (en) Data output buffer circuit with bootstrap
JPH02161692A (ja) バイト―ワイドメモリのデータ出力バッファ回路
KR100560942B1 (ko) Ｐｖｔ 변화에 무관하게 안정적으로 동작하는 파워-업검출 회로 및 이를 포함하는 반도체 장치
KR960011964B1 (ko) 출력버퍼장치
JPH1188146A (ja) レベルインターフェース回路
KR0179793B1 (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
US4617477A (en) Symmetrical output complementary buffer
US6744284B2 (en) Receiver circuit of semiconductor integrated circuit
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
US6559676B1 (en) Output buffer circuit
KR100197998B1 (ko) 반도체 장치의 저소비 전력 입력 버퍼
US6304120B1 (en) Buffer circuit operating with a small through current and potential detecting circuit using the same
US6181172B1 (en) High voltage detect circuit with increased long term reliability
US5990708A (en) Differential input buffer using local reference voltage and method of construction
US5841718A (en) Use of voltage equalization in signal-sensing circuits
US6624678B1 (en) Schmitt trigger device with disable
US4477735A (en) Fast MOS driver stage for digital signals
KR19990007459A (ko) 차동 증폭 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 17

EXPY Expiration of term