JP3070510B2 - 半導体装置の入力回路および出力回路ならびに半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置ならび
にその入力回路および出力回路に関するもので、特に異
なる外部電源電圧Ｖccのもとで動作するワイドレンジ対
応の半導体装置の入力回路および出力回路に関するもの
である。

【０００２】

【従来の技術】近年、同一のチップで外部電源電圧Ｖcc
がたとえば３Ｖ程度の低電圧から５．５Ｖの高電圧まで
の広いレンジで動作するスタティックＲＡＭ（ＳＲＡ
Ｍ）などの半導体装置が提供されるようになっている。
従来より、そのような半導体装置の入力回路は、図５に
示すように、ソースを外部電源電圧Ｖccに接続しドレイ
ンを出力端子に接続したｐチャンネルトランジスタTr01
と、ドレインを出力端子に接続しソースを接地したｎチ
ャンネルトランジスタTr02とから成るＣＭＯＳインバー
タで構成されていた。また従来の半導体装置における出
力回路は、図６（ａ）および（ｂ）に示すようなもので
あった。すなわち、図６（ａ）に示す出力回路は、ソー
スとドレインをそれぞれ電源Ｖccと出力端子に接続した
ｐチャンネルトランジスタTr03と、ドレインを出力端子
に接続しソースを接地したｎチャンネルトランジスタTr
04とから構成されている（以下、このような出力回路の
構成をＰ−Ｎ構成と呼ぶ。）。また、図６（ｂ）に示す
出力回路は、ドレインとソースをそれぞれ電源Ｖccと出
力端子に接続したｎチャンネルトランジスタTr05と、ド
レインを出力端子に接続しソースを接地したｎチャンネ
ルトランジスタTr06とから構成されている（以下、この
ような出力回路の構成をＮ−Ｎ構成と呼ぶ。）。

【０００３】

【発明が解決しようとする課題】しかしながらワイドレ
ンジ対応の半導体装置においては上述のような構成を有
する入力回路および出力回路は次のような問題があっ
た。第１に、従来の入力回路では、出力信号がＨレベル
からＬレベルに切り替わる入力信号INの電圧ＶIHとスペ
ックとのマージン、および出力信号がＬレベルからＨレ
ベルに切り替わる入力信号INの電圧ＶILとスペックとの
マージンをワイドレンジの外部電源電圧Ｖccにわたって
十分に確保することが困難なことである。

【０００４】すなわち、入力回路の出力信号OUT がＨレ
ベルからＬレベルに切り替わる実際の入力信号INの電圧
ＶIHは、外部電源電圧ＶccとＣＭＯＳインバータを構成
するｐチャンネルトランジスタTr01とｎチャンネルトラ
ンジスタTr02のサイズ比とによって左右される。これ
は、出力トランジスタTr01，Tr02のサイズ比が一定であ
るならば、外部電源電圧Ｖccが大きくなればＶIHも大き
くなり、スペックの値とのマージンが小さくなることを
意味している。したがって、このマージンが小さくなる
と、回路と配線のインダクタンス成分による起電力の影
響によりＧＮＤレベルが揺れたとき誤動作を起こしやす
くなる。換言するならば、入力回路と接続された外部回
路からＧＮＤに大電流が流れた場合に、上記インダクタ
ンス成分によって接地されたｎチャンネルトランジスタ
Tr02のドレインの電位が実際のＧＮＤレベルよりも浮い
てしまうことによりＶIHのマージンが小さくなり、高電
圧動作時の動作が不安定となる。これを避けるためにｐ
チャンネルトランジスタTr01のＷよりもｎチャンネルト
ランジスタTr02のＷを大きくし（サイズ比を大きくし）
ＶIHを下げた場合、高電圧動作時におけるＶIHに関する
スペックとのマージンを確保することができても、今度
は低い電圧のＶccで動作する時にＬレベルを表す入力信
号電圧ＶILのスペックとのマージンが少なくなってしま
う。その結果、外部電源電圧Ｖccによっては誤動作を起
こし、動作が不安定となる問題があった。

【０００５】一方、広いレンジのＶccで動作する半導体
装置には低電圧動作時においても速いアクセス速度が要
求されている。第２の問題は、従来の出力回路ではノイ
ズの影響を考えると出力トランジスタのサイズを大きく
できないために低電圧動作時のアクセス速度を上げるこ
とができないことである。すなわち、従来の出力回路に
おいて低電圧動作時における高速動作を実現するために
は、図６（ａ）に示すＰ−Ｎ型においてはトランジスタ
Tr03，Tr04、図６（ｂ）に示すＮ−Ｎ型においてはトラ
ンジスタTr05，Tr06のサイズ（Ｗ）を大きくする必要が
ある。しかしながら、サイズを大きくすると高いＶccで
動作させるときに出力遷移時に出力トランジスタに大き
な電流が流れノイズの影響を受けることとなる。したが
って、これらのトランジスタのサイズには自ずと制限が
あり、従来の出力回路ではワイドレンジ用の半導体装置
における高電圧動作時のノイズの問題と低電圧動作時の
アクセス速度の問題を同時に解決することができなかっ
た。

【０００６】さらに図６（ｂ）に示したＮ−Ｎ型の出力
回路では、Ｈレベル出力時、すなわち外部電源電圧Ｖcc
に接続されたｎチャンネルトランジスタTr05がオン状態
にある時にドレイン−ソース間に電位差ＶT が生じる。
その結果、出力回路がＨレベルを出力するときには出力
端子に現れる電圧OUT は（Ｖcc−ＶT ）となる（ＶT段
落ち）。したがって、低い外部電源電圧Ｖccで動作する
場合には、高電圧側の出力トランジスタTr05（図６
（ｃ））におけるＶT 段落ちのために出力信号OUTがＨ
レベルであることを表す電圧ＶOHに関するスペックを満
たすことが困難となり、これが誤動作の原因になるとい
う問題もあった。

【０００７】本発明は上述の問題を解決するためになさ
れたものであり、入力回路や出力回路の出力トランジス
タのサイズ比またはサイズを外部電源電圧Ｖccに応じて
切り替えることにより、広い範囲の外部電源電圧Ｖccに
わたって速いアクセス速度と安定な動作を行う半導体装
置の入力回路および出力回路を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上述の目的を達成するた
めに本発明は、ワイドレンジ対応の半導体装置の入力回
路であって、ｐチャンネルトランジスタとｎチャンネル
トランジスタとからなり、前記ｐチャンネルトランジス
タのゲートと前記ｎチャンネルトランジスタのゲートが
入力端子に接続され、前記ｐチャンネルトランジスタの
ドレインと前記ｎチャンネルトランジスタのドレインが
出力端子に接続され、前記ｐチャンネルトランジスタの
ソースが外部電源電圧に接続され、前記ｎチャンネルト
ランジスタのソースが接地されたＣＭＯＳインバータ
と、前記外部電源電圧を所定の参照電圧と比較し、前記
外部電源電圧が前記参照電圧より高いか低いかを示すリ
ファレンス信号を出力する電圧比較手段と、前記リファ
レンス信号と前記ＣＭＯＳインバータの入力信号とを論
理演算し、その論理演算結果を制御信号として出力する
演算手段と、第１の端子が前記出力端子に接続され、第
２の端子が接地され、第３の端子に入力される前記演算
手段からの前記制御信号によって前記第１の端子と前記
第２の端子との間をオン／オフするスイッチング素子
と、前記ＣＭＯＳインバータを構成する前記ｐチャンネ
ルトランジスタのソースと前記外部電源との間に設けら
れ、前記ＣＭＯＳインバータの前記入力端子に入力信号
が入力されているか否かを示す外部制御信号に基づいて
オン／オフする第１のスイッチング手段と、前記ＣＭＯ
Ｓインバータを構成する前記ｎチャンネルトランジスタ
と並列に設けられ、前記外部制御信号に基づいてオン／
オフする第２のスイッチング手段とを備え、前記演算手
段は、前記リファレンス信号に基づいて前記外部電源電
圧が前記所定の参照電圧よりも低い場合には前記スイッ
チング素子をオフし、前記外部電源電圧が前記所定の参
照電圧よりも高い場合には前記ＣＭＯＳインバータの前
記入力信号に基づいて前記入力信号がＨレベルのときは
前記スイッチング素子をオン、Ｌレベルのときはオフす
る制御信号を出力し、前記第１のスイッチング手段は、
前記外部制御信号に基づいて前記ＣＭＯＳインバータの
前記入力端子に入力信号が入力されているときにはオン
し、入力されていないときにはオフし、前記第２のスイ
ッチング手段は、前記外部制御信号に基づいて前記入力
信号が入力されているときにはオフし、入力されていな
いときにはオンすることを 特徴とするものである。

【０００９】上述のような構成において、外部電源電圧
Ｖccが所定の参照電圧ＶREF よりも低い場合にはスイッ
チング素子がオフとなるので、上記入力回路はｐチャン
ネルトランジスタとｎチャンネルトランジスタのみから
なるＣＭＯＳインバータとして作用する。また、外部電
源電圧Ｖccが所定の参照電圧ＶREF よりも高い場合に
は、スイッチング素子が入力信号に基づいてＣＭＯＳイ
ンバータのｎチャンネルトランジスタと同じ動作をする
ので、入力回路はＣＭＯＳインバータとＣＭＯＳインバ
ータのｎチャンネルトランジスタと並列に接続されたス
イッチング素子とで構成されることになる。このように
外部電源電圧Ｖccに応じて入力回路の出力トランジスタ
のサイズ比を切り替えることによって、換言するなら
ば、外部電源電圧Ｖccが高いときに出力トランジスタの
サイズ比を大きくすることによって高電圧動作時のＶIH
を下げ、ＶIHに関するスペックとの余裕を持たせる一
方、低電圧動作時にはサイズ比を小さくすることでＶIL
に関するスペックとの余裕を持たせることができる。そ
の結果、ワイドレンジで動作する半導体装置のにおい
て、ＶIHが不安定になることによる誤動作を防止するこ
とができる。なお、上記電圧比較手段が出力するリファ
レンス信号は、例えば外部電源電圧Ｖccと所定の参照電
圧ＶREF との比較結果に応じてＨレベルまたはＬレベル
をとる２値信号が考えれられる。

【００１０】本発明において、上記スイッチング素子に
は、たとえばバイポーラトランジスタやＭＯＳトランジ
スタ等からなるスイッチングトランジスタを用いること
ができる。その中でも、請求項２に記載された入力回路
は、上記スイッチング素子が、ドレインを前記出力端子
に接続しソースを接地しゲートに前記演算手段が出力す
る前記制御信号を入力したｎチャンネルトランジスタで
あることを特徴とするものである。これによって、入力
回路を構成するＣＭＯＳインバータのｐチャンネルトラ
ンジスタとｎチャンネルトランジスタのサイズ比を変え
ることができる。

【００１１】ここで、上記外部制御信号は、入力回路の
入力の有無に対応して外部から供給されるものとする。
たとえば、入力信号の有無をＨ／Ｌの２値の外部制御信
号で表した場合、上記スイッチング手段をスイッチング
トランジスタで構成することができる。このスイッチン
グトランジスタにはＭＯＳトランジスタおよびバイポー
ラトランジスタを含むものとする。

【００１２】このような構成において、入力端子に信号
入力がある場合には、本発明にかかる入力回路は上述の
ように動作する一方、入力端子に入力される信号がない
場合には、第１のスイッチング手段によって外部電源電
圧とＣＭＯＳインバータのｐチャンネルトランジスタの
ソースとが切断される。したがって、入力信号が中間電
位になってもにＣＭＯＳインバータに大電流が流れるこ
とを防止することができる。また、同様に信号入力がな
い場合には入力回路の出力端子は常に接地され、すなわ
ち入力回路はＬレベルを出力する。

【００１３】また、本発明は、半導体装置の出力回路で
あって、外部電源電圧の高低に応じてそのサイズを変更
するものである。具体的には、第１，第２の入力信号に
対応した出力信号を出力するトランジスタ回路と、外部
電源電圧が所定の参照電圧と比較して高いか低いかを示
すリファレンス信号を出力する電圧比較手段と、前記第
１の入力信号と前記リファレンス信号との論理演算を
し、第１の制御信号を出力する第１の演算手段と、前記
第２の入力信号と前記リファレンス信号との論理演算を
し、第２の制御信号を出力する第２の演算手段とを備
え、前記トランジスタ回路は、ゲートに前記第１の入力
信号が入力され、ソースが外部電源電圧に、ドレインが
出力端子に接続された第１のトランジスタと、ゲートに
前記第２の入力信号が入力され、ドレインが前記出力端
子に、ソースが接地された第２のトランジスタと、前記
外部電源電圧に第１の端子を接続し、前記出力端子に第
２の端子を接続し、前記第１の演算手段の出力する第１
の制御信号を第３の端子に入力し、前記第１の端子と前
記第２の端子とを前記第１の制御信号によってオン／オ
フする第１のスイッチング素子と、前記出力端子に第１
の端子を接続し、第２の端子を接地し、前記第２の演算
手段の出力する第２の制御信号を第３の端子に入力し、
前記第１の端子と前記第２の端子とを前記第２の制御信
号によってオン／オフする第２のスイッチング素子とか
ら構成され、前記第１の演算手段は、前記リファレンス
信号に基づいて前記外部電源電圧が前記所定の参照電圧
よりも高い場合には前記第１のスイッチング素子をオフ
にする信号を前記第１の制御信号として出力し、前記外
部電源電圧が前記所定の参照電圧よりも低い場合には第
１の入力信号に対応して前記第１のスイッチング素子を
前記第１のトランジスタと同様にオン／オフする信号を
前記第１の制御信号として出力し、前記第２の演算手段
は、前記リファレンス信号に基づいて前記外部電源電圧
が前記所定の参照電圧よりも高い場合には前記第２のス
イッチング素子をオフにする信号を前記第２の制御信号
として出力し、前記外部電源電圧が前記所定の参照電圧
よりも低い場合には第２の入力信号に対応して前記第２
のスイッチング素子を前記第２のトランジスタと同様に
オン／オフする信号を前記第２の制御信号として出力す
るものである。

【００１４】このような構成により外部電源電圧Ｖccが
参照電圧ＶREF よりも高い場合は、上記トランジスタ回
路の第１，第２のトランジスタのみが出力トランジスタ
として動作する一方、外部電源電圧Ｖccが参照電圧ＶRE
F よりも低い場合には上記第１，第２のスイッチング素
子が第１，第２の入力信号に応じてそれぞれ上記第１，
第２のトランジスタと同様のオン／オフ動作を行う。し
たがって、高電圧動作時にはサイズを小さくし、ノイズ
の影響を軽減することができる一方、低電圧動作時には
出力トランジスタのサイズが大きくなり高速アクセスを
実現することができるので、ワイドレンジ用の半導体装
置の出力回路において、高電圧動作時のノイズを抑えつ
つ、低電圧動作時のアクセス速度を向上させることがで
きる。ここで上記第１，第２のスイッチング素子は、バ
イポーラトランジスタやＭＯＳトランジスタからなるス
イッチングトランジスタを用いても良い。なお、本発明
においても、上記電圧比較手段が出力するリファレンス
信号は、例えば外部電源電圧Ｖccと所定の参照電圧ＶRE
F との比較結果に応じてＨレベルまたはＬレベルをとる
２値信号が考えれられる。

【００１５】また、上記第１，第２のスイッチング素子
にＭＯＳトランジスタを用いる場合、ｐチャンネルトラ
ンジスタ、ｎチャンネルトランジスタのいずれを用いて
も良いが、本発明にかかる半導体装置の出力回路は、特
に、上記第１のスイッチング素子が、ソースを前記外部
電源電圧に接続し、ドレインを前記出力端子に接続し、
ゲートに前記第１の演算手段の出力する第１の制御信号
を入力したｐチャンネルトランジスタであり、上記第２
のスイッチング素子は、ドレインを前記出力信号に接続
し、ソースを接地し、ゲートに前記第２の演算手段の出
力する第２の制御信号を入力したｎチャンネルトランジ
スタであることを特徴とする。これは第１のスイッチン
グ素子にＭＯＳトランジスタを用いる場合には、特にＬ
レベル出力時におけるＶT 段落ちの影響を考えるとｐチ
ャンネルトランジスタを用いることが望ましいことに基
づくものである。すなわち、上記第１のスイッチング素
子は高電圧側の出力トランジスタとして低電圧動作時に
のみ動作する。本発明においては、この第１のスイッチ
ング素子にｐチャンネルトランジスタを用いることによ
り、特に第１のトランジスタがｎチャンネルトランジス
タである場合にこの第１のトランジスタのドレイン−ソ
ース間に電位差ＶT の影響を排除し、低電圧動作時に出
力信号がＨレベルであることを表す電圧ＶOHがスペック
を満たすようにすることができる。

【００１６】また本発明にかかる出力回路において、上
記トランジスタ回路を構成する第１，第２のトランジス
タは、ｐチャンネルトランジスタでもｎチャンネルトラ
ンジスタでもよい。換言するならば、上述の出力回路
は、高電圧動作時にＰ−Ｎ型あるいはＮ−Ｎ型のいずれ
の形態をとっても良いが、その中でも請求項６に記載さ
れた出力回路は特に高電圧動作時にＰ−Ｎ型となるもの
で、具体的には上記第１のトランジスタがｐチャンネル
トランジスタであり、上記第２のトランジスタがｎチャ
ンネルトランジスタである。また本発明にかかる他の出
力回路は高電圧動作時にＮ−Ｎ型となるもので、具体的
には、上記第１，第２のトランジスタがともにｎチャン
ネルトランジスタであることを特徴とする。

【００１７】また、本発明にかかる半導体装置は、上記
入力回路と、ブートストラップ回路とを備えた半導体装
置において、前記入力回路の前記電圧比較手段は、外部
電源電圧を所定の参照電圧と比較し、前記外部電源電圧
が前記参照電圧より低い場合に活性化信号をブートスト
ラップ回路を活性化する活性化信号を出力する電圧比較
手段を兼ね、前記入力回路の前記演算手段に入力される
前記リファレンス信号は、前記活性化信号を兼ねること
を特徴とする。換言するならば、本発明はブートストラ
ップ回路用の活性化信号を上記演算手段に入力するもの
である。なお、ブートストラップ回路とは、低電圧動作
時に半導体装置内におけるＨレベルを表す信号電圧をブ
ーストする回路である。本発明によれば、ブートストラ
ップ回路に供給される活性化信号を、外部電源電圧Ｖcc
が高電圧であるか低電圧であるかを示すリファレンス信
号として用いるので、別個に電圧比較手段を設ける必要
がない。ここで本発明における半導体装置とは、ブート
ストラップ回路用の電圧比較手段を内蔵しうるすべての
半導体装置を含むものとし、特にＲＡＭ等の半導体記憶
装置を含むものとする。具体的には、低電圧動作時にメ
モリ書込の際にワード線の電位をブーストするブートス
トラップ回路と、外部電源電圧Ｖccと参照電圧ＶREF を
比較してＶccが低いときに上記ブートストラップ回路を
活性化させる電圧比較手段を内蔵したワイドレンジ対応
のＳＲＡＭが考えられる。また上記活性化信号は、外部
電源電圧Ｖccと所定の参照電圧ＶREF との比較結果に応
じてＨレベルまたはＬレベルをとる２値信号である。こ
れにより、異なる外部電源電圧Ｖccに対応できるワイド
レンジ用半導体装置の動作安定を安定させることができ
る。

【００１８】また、本発明にかかる半導体装置は、上記
出力回路と、ブートストラップ回路とを備えた半導体装
置において、前記出力回路の前記電圧比較手段は、外部
電源電圧を所定の参照電圧と比較し、前記外部電源電圧
が前記参照電圧より低い場合に活性化信号をブートスト
ラップ回路を活性化する活性化信号を出力する電圧比較
手段を兼ね、前記入力回路の前記演算手段に入力される
前記リファレンス信号は、前記活性化信号を兼ねること
を特徴とする半導体装置である。これにより、異なる外
部電源電圧Ｖccに対応できるワイドレンジ用半導体装置
の動作安定を安定させ、特に低電圧動作時におけるアク
セス速度の向上に寄与することができる。また、ブート
ストラップ回路に供給される活性化信号を、外部電源電
圧Ｖccが高電圧であるか低電圧であるかを示すリファレ
ンス信号として用いるので、別個に電圧比較手段を設け
る必要がない。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明に係る入力
回路および半導体装置の実施の形態を示す概略図であ
る。ただし、本発明の本質を説明するために、ワード線
やメモリセル等は省略してある。ここに示す半導体装置
は、ブートストラップ回路１５を備えたワイドレンジ対
応の汎用ＳＲＡＭ１である。比較回路１４は、外部電源
電圧Ｖccを所定の参照電圧ＶREF と比較して、Ｖccが参
照電圧ＶREF 以上の場合にはＨレベル、ＶREF 未満の場
合にはＬレベルとなる２値信号ａを出力する。ただし、
本実施の形態の比較回路１４において参照電圧ＶREF は
４Ｖに設定されている。この汎用ＳＲＡＭ１は、低電圧
動作時、すなわち外部電源電圧Ｖccが４Ｖよりも低いと
きにはブートストラップ回路１５を活性化し、ワード線
に出力する信号の電圧レベルをブーストすることによっ
て記憶内容を図示しないメモリセルに書き込んでいる。
すなわち、比較回路１４の出力ａは、低電圧動作時にブ
ートストラップ回路１５を活性化させる活性化信号とし
て用いられている。以下の説明においては、所定の参照
電圧ＶREF を４Ｖとし、外部電源電圧Ｖccが４Ｖ以上の
場合を高電圧動作時、４Ｖ未満の場合を低電圧動作時と
呼ぶことにする。

【００２０】上述の比較回路１４は次のような構成によ
って外部電源電圧Ｖccと参照電圧ＶREF との比較を行
う。その構成の一例を図２に示す。比較回路１４は、ソ
ースを外部電源電圧Ｖccに接続しゲートを互いに接続し
た２つのｐチャンネルトランジスタTr21，Tr22と、定電
圧発生回路１３から得られる基準電圧Ｖr をゲートに入
力しドレインをｐチャンネルトランジスタTr21のドレイ
ンと接続したｎチャンネルトランジスタTr23と、外部電
源電圧Ｖccを分圧する二つの抵抗Ｒ1 ，Ｒ2 と、ドレイ
ンを出力端子に接続しゲートに抵抗Ｒ2 によって分圧さ
れた電圧を入力したｎチャンネルトランジスタTr24から
構成されている。なお、電流調節用に抵抗Ｒ3 が設けら
れている。このような構成において、抵抗Ｒ1，Ｒ2 の
抵抗値は、外部電源電圧Ｖccが４Ｖのときにこれらの抵
抗によって分圧された電圧が定電圧発生回路１３から得
られる基準電圧Ｖr と等しくなるように適当に選ばれて
いる。これによって比較回路１４の出力ａは、外部電源
電圧Ｖccが４Ｖ以上のときにはＨレベル、４Ｖ未満のと
きにはＬレベルとなる。

【００２１】図１に示した汎用ＳＲＡＭ１の入力回路１
１は、ｐチャンネルトランジスタTr11とｎチャンネルト
ランジスタTr12とから構成され、入力信号INを入力とし
て出力信号OUT を次段に出力するＣＭＯＳインバータ
と、このｎチャンネルトランジスタTr12と並列に接続さ
れた、言い換えるとドレインを出力端子に接続しソース
を接地したｎチャンネルトランジスタTr13と、論理回路
１２とから構成される。なお、本実施の形態にかかる入
力回路１１には、外部電源電圧Ｖccと上記ＣＭＯＳイン
バータを構成するｐチャンネルトランジスタTr11との間
にｐチャンネルトランジスタTr10を、またｎチャンネル
トランジスタTr12と並列にｎチャンネルトランジスタTr
14を設けており、これら二つのトランジスタTr10，Tr14
のゲートに入力回路１１のスタンバイ時にはＨレベル、
アクティブ時にはＬレベルとなる信号CSを入力すること
によって、スタンバイ時に入力信号INが中間レベルにな
った場合に上記ＣＭＯＳインバータに貫通電流が流れる
ことを防いでいる。

【００２２】また比較回路１４の出力ａは、ブートスト
ラップ回路１５に入力されると同時に論理回路１２にも
入力されている。すなわち、出力ａはブートストラップ
回路１５の活性化信号であると同時に入力回路１１に対
するリファレンス信号としても作用する。ここで論理回
路１２は、上記比較回路１４の出力ａと入力信号INを入
力とするＮＡＮＤゲート１２２とこのＮＡＮＤゲート１
２２の出力を反転するインバータ１２１からなってお
り、その出力はｎチャンネルトランジスタTr13のゲート
に入力される。このような構成において、高電圧動作時
には比較回路１４からＮＡＮＤゲート１２２にＨレベル
の信号が入力されるので、論理回路１２はｎチャンネル
トランジスタTr13のゲートに入力回路１１の入力信号IN
を入力する。したがって、ｎチャンネルトランジスタTr
13はＣＭＯＳインバータを構成しているｎチャンネルト
ランジスタTr12と同様に動作することとなり、入力回路
がｐチャンネルトランジスタTr11とｎチャンネルトラン
ジスタTr12のみからなるＣＭＯＳインバータで構成する
場合に比べて入力回路のサイズ比が大きくなる。その結
果、高電圧動作時には、出力信号がＨレベルからＬレベ
ルに切り替わる入力信号INの実際の電圧ＶIHを、入力回
路をｐチャンネルトランジスタTr11とｎチャンネルトラ
ンジスタTr12のみで構成した場合と比較して、低く設定
することができ、これによってＶIHに関するスペック
（汎用ＳＲＡＭについては２．２Ｖ）とのマージンを多
くとることができる。したがって、高電圧動作時の動作
を安定化させることができる。

【００２３】一方、外部電源電圧Ｖccが４Ｖ未満の場合
にはＮＡＮＤゲート１２２にはＬレベルの信号が入力さ
れるので論理回路１２は常にＬレベルを出力する。した
がって、ｎチャンネルトランジスタTr13はオフとなり、
高電圧動作時に比べサイズ比が小さくなる。これによっ
て低電圧動作時の入力回路１１は、ｐチャンネルトラン
ジスタTr11とｎチャンネルトランジスタTr12のみで構成
されることとなる。これによって入力回路の出力信号が
ＬレベルからＨレベルに切り替わる入力信号の実際の電
圧ＶILとこのＶILに関するスペックとの間にマージンを
持たせることができる。このとき、外部電源電圧Ｖccに
対するＶIHの比は増大するが、Ｖccが低いのでＶIHに関
するスペックとの間には十分なマージンを持たせること
ができる。このようにして高電圧動作時と低電圧動作時
とでサイズ比を適正化することによってワイドレンジで
用いても安定な動作をえることができる。

【００２４】次に、本発明の第２の実施の形態として、
本発明に係る出力回路の一実施の形態を図３（ａ）に示
す。図３（ａ）に示した出力回路は、４つのトランジス
タTr31，Tr32，Tr33，Tr34からなるトランジスタ回路３
０と二つの論理回路３１，３２とを含むもので、二つの
入力信号IN1 ，IN2 の組み合わせ（Ｌ，Ｌ）、（Ｌ，
Ｈ）、（Ｈ，Ｌ）に対応して出力信号OUT がそれぞれ
「Ｈ」、「Ｌ」、「出力なし」をとる。

【００２５】ここでトランジスタ回路３０は、ゲートに
第１の入力信号IN1 を入力し、ソースを外部電源電圧Ｖ
ccに接続し、ドレインを出力端子に接続したｐチャンネ
ルトランジスタTr31と、ゲートに第２の入力信号IN2 を
入力し、ドレインを出力端子に接続し、ソースを接地し
たｎチャンネルトランジスタTr32と、ソースを外部電源
電圧Ｖccに、ドレインを出力端子に接続したｐチャンネ
ルトランジスタTr33と、ドレインと出力端子に接続しソ
ースを接地したｎチャンネルトランジスタTr34とから構
成されており、ｐチャンネルトランジスタTr33とｎチャ
ンネルトランジスタTr34のゲートにはそれぞれ論理回路
３１，３２の出力が入力されている。

【００２６】論理回路３１は、入力信号IN1 と図３
（ａ）には図示しない比較回路の出力ａを入力とするＮ
ＯＲゲート３１２と、ＮＯＲゲート３１２の出力を反転
し、これをｐチャンネルトランジスタTr33のゲートに入
力するインバータ３１１から構成されている。また、論
理回路３２は、比較回路の出力ａを反転するインバータ
３２３と、このインバータ３２３の出力（反転ａ）と入
力信号IN2 とを入力とするＮＡＮＤゲート３２２と、こ
のＮＡＮＤゲート３２２の出力を反転するインバータ３
２１から構成されている。ただし、ここで図示しない比
較回路の出力ａは、第１の実施の形態で説明したように
外部電源電圧ＶccがＶREF ＝４Ｖ以上の高電圧動作時に
はＨレベル、４Ｖ未満の低電圧動作時にはＬレベルをと
るものである。

【００２７】このような構成を持った出力回路の動作は
次のようなものである。高電圧動作時においては、論理
回路３１は入力信号IN1 にかかわらず常にＨレベルをｐ
チャンネルトランジスタTr33のゲートに入力し、これを
オフにする。また、論理回路３２は入力信号IN2 にかか
わらずＬレベルをｎチャンネルトランジスタTr34のゲー
トに入力しこれをオフにする。したがって、この出力回
路は、図３（ｂ）に示すようなｐチャンネルトランジス
タTr31とｎチャンネルトランジスタTr32からなるＰ−Ｎ
型の出力回路として動作する。一方、低電圧動作時に
は、論理回路３１と論理回路３２はそれぞれ入力信号IN
1 と入力信号IN2 を出力する。するとｐチャンネルトラ
ンジスタTr33とｎチャンネルトランジスタTr34は、入力
信号IN1 ，IN2 に応じてそれぞれｐチャンネルトランジ
スタTr31とｎチャンネルトランジスタTr32と共にオン／
オフする。これは図３（ｃ）に示すように、高電位側の
出力トランジスタを二つのｐチャンネルトランジスタTr
31，Tr33、低電位側の出力トランジスタを二つのｎチャ
ンネルトランジスタTr32，Tr34で構成した出力回路とし
て動作することを意味する。したがって、高電圧動作時
に比べ出力トランジスタのサイズが大きくなり、低電圧
動作時においても高速にアクセスすることができる。

【００２８】以上のようにして高電圧動作時と低電圧動
作時で出力トランジスタのサイズを変えることにより、
高電圧動作時のノイズの問題と低電圧動作時の動作速度
の問題を同時に解決することができる。

【００２９】次に本発明の第３の実施の形態を図４を参
照して説明する。図４は本発明に係る出力回路の他の実
施の形態を説明する図である。本実施の形態にかかる出
力回路も、上述した第２の実施の形態にかかる出力回路
同様、トランジスタ回路４０と二つの論理回路４１，４
２から構成されており、二つの入力信号IN1 ，IN2 の組
み合わせ（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｌ，Ｌ）に対応し
て出力信号OUT がそれぞれ「Ｈ」、「Ｌ」、「出力な
し」をとる。なお、この出力回路に対して（Ｈ，Ｈ）の
入力信号の組み合わせは使用しないものとする。

【００３０】本実施の形態にかかる出力回路のトランジ
スタ回路４０は、ゲートに第１の入力信号IN1 を入力
し、ドレインを外部電源電圧Ｖccに接続し、ソースを出
力端子に接続したｎチャンネルトランジスタTr41と、ゲ
ートに第２の入力信号IN2 を入力し、ドレインを出力端
子に接続し、ソースを接地したｎチャンネルトランジス
タTr42と、ソースを外部電源電圧Ｖccに、ドレインを出
力端子に接続したｐチャンネルトランジスタTr43と、ド
レインと出力端子に接続しソースを接地したｎチャンネ
ルトランジスタTr44とから構成されており、ｐチャンネ
ルトランジスタTr43とｎチャンネルトランジスタTr44の
ゲートにはそれぞれ論理回路４１，４２の出力が入力さ
れている。

【００３１】ここで論理回路４１は、図４には図示しな
い比較回路の出力ａを入力とするインバータ４１２と、
入力信号IN1 とインバータ４１２の出力を入力とするＮ
ＡＮＤゲート４１１から構成され、このＮＡＮＤゲート
４１１の出力をｐチャンネルトランジスタTr43のゲート
に入力している。また、論理回路４２は、比較回路の出
力ａを反転するインバータ４２３と、このインバータ４
２３の出力（反転ａ）と入力信号IN2 とを入力とするＮ
ＡＮＤゲート４２２と、このＮＡＮＤゲート４２２の出
力を反転するインバータ４２１から構成されている。た
だし、ここでも上記比較回路の出力ａは、第１，第２の
実施の形態で説明したように、高電圧動作時にはＨレベ
ル、低電圧動作時にはＬレベルをとるものである。

【００３２】以上の構成を持った出力回路の動作は次の
ようなものである。まず高電圧動作時においては、論理
回路４１は入力信号IN1 にかかわらず常にＨレベルをｐ
チャンネルトランジスタTr43のゲートに入力する。ま
た、論理回路４２は入力信号IN2 にかかわらずＬレベル
をｎチャンネルトランジスタTr44のゲートに入力する。
したがって、外部電源電圧Ｖccが参照電圧ＶREF （４
Ｖ）以上の高電圧動作時には、ｐチャンネルトランジス
タTr43とｎチャンネルトランジスタTr44は常にオフでと
なり、この出力回路はｎチャンネルトランジスタTr41，
Tr42からなるＮ−Ｎ型の出力回路として動作する。

【００３３】これに対し、外部電源電圧Ｖccが参照電圧
ＶREF （４Ｖ）未満の低電圧動作時には、論理回路４１
は入力信号IN1 の反転を出力し、また論理回路４２は入
力信号IN2 を出力する。したがって、反転IN1 をゲート
に入力するｐチャンネルトランジスタTr43は、入力信号
IN1 に応じてｎチャンネルトランジスタTr41と共にオン
／オフする。またｎチャンネルトランジスタTr44は、入
力信号IN2 に応じてｎチャンネルトランジスタTr42と共
にオン／オフする。その結果、低電圧動作時のこの出力
回路の出力トランジスタのサイズは、ｐチャンネルトラ
ンジスタTr43、ｎチャンネルトランジスタTr44の分だけ
大きくなり、アクセス速度を上げることができる。

【００３４】この出力回路は、以上のように高電圧動作
時と低電圧動作時で出力トランジスタのサイズを変える
ことにより、高電圧動作時のノイズの問題と低電圧動作
時の動作速度の問題を同時に解決することができる。さ
らに、低電圧動作時には高電圧側の出力トランジスタに
ｐチャンネルトランジスタTr43がつけ加わるので、Ｈレ
ベル出力時、すなわち外部電源電圧Ｖccに接続されたｎ
チャンネルトランジスタTr41がオン状態にある時にドレ
イン−ソース間に生じる電位差ＶT の影響を排除するこ
とができる。したがって、低い外部電源電圧Ｖccで動作
する場合でも出力信号OUT がＨレベルであることを表す
電圧ＶOHに関するスペックを容易に満たすことができ、
誤動作を防止することができる。なお、このとき低電圧
動作時に十分なアクセス速度が得られるようにｐチャン
ネルトランジスタTr43のサイズ（Ｗ）は低電圧動作条件
に合わせて十分大きなものを用いることが望ましい。

【００３５】

【発明の効果】本発明によれば、外部電源電圧Ｖccに基
づいて入力回路および出力回路のサイズ比およびサイズ
を適正に切り替えることにより、異なる外部電源電圧Ｖ
ccに対応するワイドレンジ用半導体装置を広い範囲のＶ
ccに対して安定にかつ高速に動作させることができる。
特に本発明にかかる入力回路によれば、外部電源電圧Ｖ
ccが所定の参照電圧ＶREF よりも高いか低いかに対応し
たリファレンス信号と入力信号との論理を演算し、その
演算結果に基づいてＣＭＯＳインバータを構成するｎチ
ャンネルトランジスタと並列に設けたスイッチング素子
の動作を制御することによって、出力トランジスタのサ
イズ比を高電圧動作時には大きく、低電圧動作時には小
さくなるように変えている。これによって高電圧動作時
にはＨレベルとして認識される入力信号の電圧レベルを
下げ、この電圧レベルＶHIに関するスペックとのマージ
ンを持たせる一方、低電圧動作時にはサイズ比を小さく
することでＶILに関するスペックとの余裕を持たせるこ
とができる。したがって、回路のインダクタンス成分の
影響によってＶIH，ＶILが不安定になっても誤動作を防
止し、ワイドレンジ対応の半導体装置の動作の安定化を
図ることができる。

【００３６】また、入力信号の有無を表す外部制御信号
によりオン／オフするスイッチング手段を備えているの
で、上記入力回路に信号入力がない場合には、入力端子
が中間電位になった場合でもＣＭＯＳインバータに大電
流が流れることがなく、またに出力端子には接地される
ので、上記入力回路の動作を安定させることができる。

【００３７】また、本発明にかかる出力回路によれば、
外部電源電圧Ｖccが参照電圧ＶREFよりも高い場合は第
１，第２のトランジスタが出力トランジスタとして作用
する一方、低電圧動作時には第１と第３、第２と第４の
トランジスタが対になって出力トランジスタとして作用
する。したがって、低電圧動作時には出力トランジスタ
のサイズを大きくして高速アクセスを実現することがで
きる一方、高電圧動作時にはサイズを小さくし、ノイズ
の影響を軽減することができる。よってワイドレンジ用
の半導体装置の出力回路において、高電圧動作時のノイ
ズを抑えつつ、低電圧動作時のアクセス速度を向上させ
ることができる。

【００３８】特に、第１のスイッチング素子、すなわち
低電圧動作時にのみ動作する高電圧側の出力トランジス
タにｐチャンネルトランジスタを用いることにより、特
にＮ−Ｎ型の出力回路における第１のｎチャンネルトラ
ンジスタのドレイン−ソース間に電位差ＶT の影響を排
除することができる。したがって、出力信号OUT がＨレ
ベルであることを表す電圧ＶOHに関するスペックに対し
て余裕を持たせることができ、低電圧動作時の誤動作を
防止して動作の安定化を図ることができる。

【００３９】また、本発明にかかる半導体装置によれ
ば、ブートストラップ回路を内蔵したワイドレンジ対応
の半導体装置において、電圧比較手段の出力、すなわち
外部電源電圧Ｖccと参照電圧ＶREF を比較してＶccが低
いときに上記ブートストラップ回路を活性化させる活性
化信号を上記入力回路および出力回路のリファレンス信
号として用いているので、上記活性化信号を入力回路お
よび出力回路を構成する論理回路の入力とすることによ
って、入力回路および出力回路専用の電圧比較手段を別
に設ける必要がなくなる。

【図面の簡単な説明】

【図１】 本発明に係る入力回路および半導体装置の実
施の形態を示す概略図である。

【図２】 上記半導体装置の比較回路の構成の一例を示
す図である。

【図３】 本発明に係る出力回路の一実施の形態を示す
図である。

【図４】 本発明に係る出力回路の他の実施の形態を示
す図である。

【図５】 従来の入力回路の構成を示す図である。

【図６】 従来の出力回路の構成を示す図である。

【符号の説明】

１…汎用ＳＲＡＭ、１１…入力回路、１２、３１、３
２、４１、４２…論理回路、１２１、３１１、３２１、
３２３、４１２、４２１、４２３…インバータ、１２
２、３２２、４１１、４２２…ＮＡＮＤゲート、１３…
定電圧発生回路、１４…比較回路、１５…ブートストラ
ップ回路、３０、４０…トランジスタ回路、３１２…Ｎ
ＯＲゲート。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00 - 19/23

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ｐチャンネルトランジスタとｎチャンネ
   ルトランジスタとからなり、前記ｐチャンネルトランジ
   スタのゲートと前記ｎチャンネルトランジスタのゲート
   が入力端子に接続され、前記ｐチャンネルトランジスタ
   のドレインと前記ｎチャンネルトランジスタのドレイン
   が出力端子に接続され、前記ｐチャンネルトランジスタ
   のソースが外部電源電圧に接続され、前記ｎチャンネル
   トランジスタのソースが接地されたＣＭＯＳインバータ
   と、 前 記外部電源電圧を所定の参照電圧と比較し、前記外部
   電源電圧が前記参照電圧より高いか低いかを示すリファ
   レンス信号を出力する電圧比較手段と、 前記リファレンス信号と前記ＣＭＯＳインバータの入力
   信号とを論理演算しその論理演算結果を制御信号として
   出力する演算手段と、 第１の端子が前記出力端子に接続され、第２の端子が接
   地され、第３の端子に入力される前記演算手段からの前
   記制御信号によって前記第１の端子と前記第２の端子と
   の間をオン／オフするスイッチング素子と、 前記ＣＭＯＳインバータを構成する前記ｐチャンネルト
   ランジスタのソースと前記外部電源との間に設けられ、
   前記ＣＭＯＳインバータの前記入力端子に入力信号が入
   力されているか否かを示す外部制御信号に基づいてオン
   ／オフする第１のスイッチング手段と、 前記ＣＭＯＳインバータを構成する前記ｎチャンネルト
   ランジスタと並列に設けられ、前記外部制御信号に基づ
   いてオン／オフする第２のスイッチング手段と を備え、 前記演算手段は、 前記リファレンス信号に基づいて前記外部電源電圧が前
   記所定の参照電圧よりも低い場合には前記スイッチング
   素子をオフし、前記外部電源電圧が前記所定の参照電圧
   よりも高い場合には前記ＣＭＯＳインバータの前記入力
   信号に基づいて前記入力信号がＨレベルのときは前記ス
   イッチング素子をオン、Ｌレベルのときはオフする制御
   信号を出力し、 前記第１のスイッチング手段は、 前記外部制御信号に基づいて前記ＣＭＯＳインバータの
   前記入力端子に入力信 号が入力されているときにはオン
   し、入力されていないときにはオフし、 前記第２のスイッチング手段は、 前記外部制御信号に基づいて前記入力信号が入力されて
   いるときにはオフし、入力されていないときにはオン す
   ることを特徴とする半導体装置の入力回路。
2. 【請求項２】 請求項１に記載された半導体装置の入力
   回路において、 前記スイッチング素子は、 ドレインを前記出力端子に接続しソースを接地しゲート
   に前記演算手段が出力する前記制御信号を入力したｎチ
   ャンネルトランジスタであることを特徴とする半導体装
   置の入力回路。
3. 【請求項３】 第１，第２の入力信号に対応した出力信
   号を出力するトランジスタ回路と、 外部電源電圧が所定の参照電圧と比較して高いか低いか
   を示すリファレンス信号を出力する電圧比較手段と、 前記第１の入力信号と前記リファレンス信号との論理演
   算をし、第１の制御信号を出力する第１の演算手段と、 前記第２の入力信号と前記リファレンス信号との論理演
   算をし、第２の制御信号を出力する第２の演算手段とを
   備え、 前記トランジスタ回路は、 ゲートに前記第１の入力信号が入力され、ソースが外部
   電源電圧に、ドレインが出力端子に接続された第１のト
   ランジスタと、 ゲートに前記第２の入力信号が入力され、ドレインが前
   記出力端子に、ソースが接地された第２のトランジスタ
   と、 前記外部電源電圧に第１の端子を接続し、前記出力端子
   に第２の端子を接続し、前記第１の演算手段の出力する
   第１の制御信号を第３の端子に入力し、前記第１の端子
   と前記第２の端子とを前記第１の制御信号によってオン
   ／オフする第１のスイッチング素子と、 前記出力端子に第１の端子を接続し、第２の端子を接地
   し、前記第２の演算手段の出力する第２の制御信号を第
   ３の端子に入力し、前記第１の端子と前記第２の端子と
   を前記第２の制御信号によってオン／オフする第２のス
   イッチング素子 とから構成され、 前記第１の演算手段は、 前記リファレンス信号に基づいて前記外部電源電圧が前
   記所定の参照電圧よりも高い場合には前記第１のスイッ
   チング素子をオフにする信号を前記第１の制御信号とし
   て出力し、前記外部電源電圧が前記所定の参照電圧より
   も低い場合には第１の入力信号に対応して前記第１のス
   イッチング素子を前記第１のトランジスタと同様にオン
   ／オフする信号を前記第１の制御信号として出力し、 前記第２の演算手段は、 前記リファレンス信号に基づいて前記外部電源電圧が前
   記所定の参照電圧よりも高い場合には前記第２のスイッ
   チング素子をオフにする信号を前記第２の制御信号とし
   て出力し、前記外部電源電圧が前記所定の参照電圧より
   も低い場合には第２の入力信号に対応して前記第２のス
   イッチング素子を前記第２のトランジスタと同様にオン
   ／オフする信号を前記第２の制御信号として出力するこ
   とを特徴とする半導体装置の出力回路。
4. 【請求項４】 請求項３に記載された半導体装置の出力
   回路において、 前記第１のスイッチング素子は、 ソースを前記外部電源電圧に接続し、ドレインを前記出
   力端子に接続し、ゲートに前記第１の演算手段の出力す
   る第１の制御信号を入力したｐチャンネルトランジスタ
   であり、 前記第２のスイッチング素子は、 ドレインを前記出力信号に接続し、ソースを接地し、ゲ
   ートに前記第２の演算手段の出力する第２の制御信号を
   入力したｎチャンネルトランジスタであることを特徴と
   する半導体装置の出力回路。
5. 【請求項５】 請求項３または請求項４に記載された半
   導体装置の出力回路において、 前記第１のトランジスタは、 ｐチャンネルトランジスタであり、 前記第２のトランジスタは、 ｎチャンネルトランジスタであることを特徴とする半導
   体装置の出力回路。
6. 【請求項６】 請求項３または請求項４に記載された半
   導体装置の出力回路において、 前記第１，第２のトランジスタは、ともにｎチャンネル
   トランジスタであることを特徴とする半導体装置の出力
   回路。
7. 【請求項７】 請求項１又は請求項２に記載された入力
   回路と、ブートストラップ回路とを備えた半導体装置に
   おいて、 前記入力回路の前記電圧比較手段は、 外部電源電圧を所定の参照電圧と比較し、前記外部電源
   電圧が前記参照電圧より低い場合に活性化信号をブート
   ストラップ回路を活性化する活性化信号を出力する電圧
   比較手段を兼ね、 前記入力回路の前記演算手段に入力される前記リファレ
   ンス信号は、 前記活性化信号を兼ねることを特徴とする半導体装置。
8. 【請求項８】 請求項３乃至請求項６のいずれかに記載
   された出力回路と、ブートストラップ回路とを備えた半
   導体装置において、 前記出力回路の前記電圧比較手段は、 外部電源電圧を所定の参照電圧と比較し、前記外部電源
   電圧が前記参照電圧より低い場合に活性化信号をブート
   ストラップ回路を活性化する活性化信号を出力する電圧
   比較手段を兼ね、 前記入力回路の前記演算手段に入力される前記リファレ
   ンス信号は、前記活性化信号を兼ねることを特徴とする
   半導体装置。