JPH02244817A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明は、低電圧ｉＩｔ源で動作する半導体集積回路の
出力信号電圧を大振幅化し、高電圧電源で動作する半導
体集積回路に入力するためのレベル変換回路に関するも
のである。

【従来の技１１！ｉ１ 近年ＤＲＡＭでは、チップ内に低電圧発生回路を内蔵し
、トランジスタが微細化されてもユーザーにとって好ま
しい高電圧の外部電源（５ｖ）を維持しようとしている
。たとえば、チップ面積の大部分を占めるメモリアレー
のトランジスタは微細化し低電圧電源（約３Ｖ）で動作
させ、残りの小面積を占める周辺回路のトランジスタは
微細化せず直接外部電源で動作させている。このため、
低電圧電源で動作するメモリアレーの信号を高電圧電源
で動作する周辺回路で用いるとき周辺回路の入力部で信
号電圧の不整合が生じる。この信号電圧を整合させるた
めに、低電圧電源で動作する回路の出力信号電圧を大振
帽にするためのレベル変換回路が必要となる。第２図は
、レベル変換回路の１例を示している。この回路は、電
源側にバイポーラトランジスタＱＴを付加したＱＰＩ、
ＱＮｌから成るＣＭＯＳインバータの入力端子ＲＩに信
号を入力し、この初段のインバータの出力をＱＰ２．Ｑ
Ｉ２から成る次段のＣＭＯＳインバータに入力し、その
出力をドレインが電源のＰＭＯＳトランジスタＱＲのゲ
ートに入力し、ＱＲのソースを初段のインバータの出力
端子に入力し、帰還させる構成となっている。この回路
の動作は次のようである。入力端子ＲＩの電圧がＯｖの
とき、初段のＣＭＯＳインバータのトランジスタＱＰＩ
がオン、ＱＮＩがオフとなり、次段のＣＭＯＳインバー
タのトランジスタＱＰ２がオフ、ＱＩ２がオンとなる。

このとき、帰還トランジスタＱＲはオンとなり１次段の
ＣＭＯＳインバータの入力電圧をＶＤＤにラッチする。

このため、出力端子ＲＯの電圧はｏｖとなる。一方、入
力端子ＲＩの電圧が３ｖのとき、初段のＣＭＯＳインバ
ータのトランジスタＱＰＩがオフ、ＱＮＩがオンとなり
、次段のＣＭＯＳインバータのトランジスタＱＰ２がオ
ン、ＱＩ２がオフとなる。このとき、帰還トランジスタ
ＱＲはオフとなり、次段のＣＭＯＳインバータの入力電
圧はＯｖとなる。このため、出力端子ＲＯの電圧はＶＤ
Ｄとなる。このように。

この回路を用いれば、入力信号電圧が小さくても出力信
号電圧を大きくすることができる。と、：ろが、この回
路では、貫通電流が流れる場合がある。

例えば、ＶＤＤが５ｖでＲＩの電圧が３ｖのとき、初段
のインバータＱＰＩ、ＱＮＩが共にオンとなり、ＱＩ、
ＱＰＩ、ＱＮＩを通じて貫通電流が流れる。このような
貫通電流は、低消費電力化の妨げとなる。また、ＱＩと
ＱＰＩの間に０丁を複数個いれて、ＱＰＩがオンしない
ようにすることも考えられるが、初段のインバータの１
ｉｇ抵抗が増加するため、初段のインバータの応答速度
が遅くなる可能性がある。また、初段のインバータと次
段のインバータを通過した後、信号を出力するため、イ
ンバータ２段分の信号遅延を生じることになる。このよ
うに、従来例では低消費電力化と信号の遅延について十
分な考慮がされていなかった。

第２図で述べた回路については特開昭５９−１０８４２
６において論じられている。

【発明が解決しようとする課題１ 前述のように、従来の技術においては、低電圧電源で動
作する回路の出力信号電圧を大振幅化し、高電圧電源で
動作する回路の入力信号として用いるためのレベル変換
回路に流れる貫通電流については十分な考慮がされてお
らず、低消費電力化の妨げとなる問題があった。

本発明の目的は、貫通電流の少ないレベル変換回路を提
供することにある。

【課題を解決するための手段］ 上記目的は、低電圧電源で動作する回路のコンプリメン
タリの出力信号とラッチ機能を有するレベル変換回路を
用いることにより達成される。

（作用） 上記手段によって、低電圧電源で動作する回路る回路の
電圧レベルまで、上昇させ、ラッチすることができるた
め、高電圧電源動作回路のＣＭＯＳインバータの入力レ
ベルが中間値になり、貫通電流が流れ続けることを防止
でき１貫通電流を低減できる。このように本発明では９
貫通電流を低減できるため、回路の低消費電力化を図る
ことができる。

【実施例） 以下、本発明の実施例を図面により詳細に説明する。第
１図は本発明の第１の実施例である６第１図（ａ）は本
実施例のチップ構成である。これは低電圧電源動作回路
のコンプリメンタリの出力信号を利用してレベル変換を
行なうものである。

第１図（ｂ）は第１図（ａ）のレベル変換回路の具体例
である。この回路はコンプリメンタリ信号を入力とする
ＮＯＲゲートのフリップフロップで構成する。第１図（
ｅ）は第１図（ｂ）の回路をＣＭＯＳトランジスタを用
いて実現した例である。

この回路の動作は次のようである。たとえば、ＲＩがＯ
ｖから３Ｖ、ＲＩが３ｖからＯＶに変化すると、トラン
ジスタＱＰ５はオフ、ＱＮ３はオン、ＱＰ６はオン、Ｑ
Ｎ６はオフへ変化をはじめる。

これにより、出力端子Ｒ○が５Ｖ、出力端子ＲＯがＯｖ
になろうとする。これにより、トランジスタＱＰ３がオ
フ、ＱＮ５がオン、ＱＰ４がオン、ＱＮ４がオフになる
。これにより、ＲＯが５ｖ、ＲＯがＯｖにラッチされる
。一方、ＲＩが３ｖからＯＶ、Ｒ１がＯｖから３ｖに変
化する場合、トランジスタＱＰ５はオン、ＱＮ３はオフ
、ＱＰ６はオフ、ＱＮ６はオンへ変化をはじめる。これ
により、ＲＯがＯＶ、ＲＯが５ｖになろうとする。

これしこ上り、トランジスタＱＰ３がオン、ＱＮ５がオ
フ、ＱＰ４がオフ、ＱＮ４がオンになる。これにより、
ＲＯがＯＶ、ＲＯが５ｖにラッチされる。このように１
本実施例によれば、従来のようにＲＩがＯｖから３ｖに
変化した際に、動作が不安定になり、貫通電流が流れ続
けることがない。

したがって１回路の低消費電力化が図れる。また、イン
バータ１段分だけの遅延となる。したがって、第１図（
ｄ）および（ｓ）はダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）の回路の一部である。このＤＲＡ
Ｍの回路動作については、特願昭５８−１０５７１０号
明細書および特願昭５８−１５３３０８号明細書に詳述
されている。

この図のように、Ｄ　ＲＡ、　Ｍではメモリセル信号を
差動アンプＡＭＰで増幅し、Ｄｏｕｔバッファー回路５
　（ＱＯｌ、Ｑ○２）でチップ外に取り出Ｊときにコン
プリメンタリ信号が使われている。このアンプとＤｏｕ
ｔバッファー回路の間に第１図（ｃ）のレベル変換回路
９を設けることによってＤ　ＲＡ　Ｍの低消費電力化と
高速化を図ることができる。このような回路は１６〜ｉ
　ｂ　Ｄ　ＲＡ　Ｍ等の超高集積メモリにおいて大変有
効となる。なお、レベル変換回路の電源配線Ｖ　ＣＨは
、Ｄｏｕｔバッファー・回路の電源配線ＶＣＨ’　と別
々の配線にする。レベル変換回路は、Ｄｏｕｔバッファ
ー回路の直前に配置する。これによって、さらにＤｏｕ
＋バッファー回路が高速で、チップの消費電力が小第３
図はレベル変換回路の別の具体例である。

第３図（ａ）は、２つのインバータによりラッチ回路を
構成する。また、レベル変換回路の入力端子にコンデン
サを付加しである。このコンデンサを付加しない場合、
第３図（ａｏ）に示すように高電圧電源で動作するラッ
チ回路から、前段の低電圧電源で動作する回路のＣＭＯ
Ｓインバータに直流電流ｉが流れ込む８本実施例によれ
ば、従来のようにＲＩがＯＶから３■に変化した際に、
動作が不安定になり貫通電流が流れ続けることがなくな
り、回路の低消費電力化が図れる６また、インバータ１
段分の遅延だけとなる。第３図（ｂ）は第３図（ａ）の
回路をＣＭＯＳトランジスタを用いて実現した例である
。この回路の動作は次のようである。たとえば、ＲＩが
Ｏｖから３Ｖ、ＲＩが３■からＯｖに変化すると、トラ
ンジスタＱＰ７はオン、Ｑ　Ｎ　７はオフ、ＱＰ８はオ
フ、ＱＮ８はオンとなり、ＲＯが５Ｖ、ＲＯがＯｖとな
り、ラッチされる。一方、ＲＩが３ｖからＯＶ、ＲＩ７
はオフ、ＱＮ７はオン、ＱＰ８はオン、ＱＮ８はオフと
なり、ＲＯがＯＶ、ＲＯが５ｖとなり、ラッチされる。

本実施例によれば、従来のようにＲ１がＯｖから３ｖに
変化した際に、動作が不羞、定になり１貫通電流が流れ
続けることがない。したがって、回路の低消費電力化が
図れる。また、インバータ１段分の遅延だけとなる。

第４図は第３図（ａ）のレベル変換回路の別の具体例で
ある。これは、第３図（ａ、　）のレベル変換回路にＣ
ＭＯＳインバータを複数個付加した構成である。また、
このインバータを構成するトランジスタのチャネルコン
ダクタンスは、レベル変換回路の出力段から％ｉ段にい
く程小さくする。これによって、ラッチ回路を構成する
インバータおよびコンデンサの定数を小さくできる。し
たがって、インバータおよびコンデンサのレイアウト・
面積が小さくできる。また、低電圧電源動作回路の出力
段のトランジスタのチャネルコンダクタンスを小さくで
きるため５Ｍ出力段のトランジスタのレイアウト面積が
小さくできる。

１４）　　ゴ 第５図は第１図（、）のチップ構成の別の実施例である
９本実施例では低電圧電源で動作する回路とレベル変換
回路を同一のチップ２２とし、高電圧電源で動作する回
路は別のチップ２３とする。

チップ２２．２３はともに高電圧電源で動作する。

チップ２２は、内部に低電圧発生回路を内蔵しチップ内
で２種類の電源電圧を用いる。低電圧電源で動作する回
路は低電圧発生回路を介した低電圧によって動作する。

一方、レベル変換回路は、外部入力の高電圧によって動
作する。チップを分けることにより、高電圧電源動作回
路で発生した雑音が、低電圧電源動作回路に悪影響を与
えることがない。高電圧ＩＥｉｌＩ動作回路と低電圧電
源動作回路を別々のプロセスで作れる。各々のチップ面
積が小さくなり、チップの歩留まりが向上する。

第６図はチップ構成の別の実施例である１本実施例では
、低電圧電源で動作するチップにレベル変換回路を設け
、レベル変換回路の電源は高電圧電源で動作するチップ
から供給する。これによって、低電圧発生回路を用いな
くてよく、回路構成が簡単となり、チップの歩留まりが
向上する。また、高電圧電源動作回路で発生した雑音が
、低電圧電源動作回路に悪影響を与えることがない。ま
た、高電圧電源動作チップと低電圧電源動作チップを別
々のプロセスで作れる。

第７図はチップ構成の別の実施例である。本実施例では
低電圧電源動作チップに高電圧発生回路を付加した。低
電圧電源で動作する回路とレベル変換回路を同一のチッ
プ２６とし、高電圧電源で動作する回路は別のチップ２
３とする。チップ２６は低電圧電源で動作し、チップ２
３は高電圧電源で動作する。なお、レベル変換回路は高
電圧発生回路を介した高電圧電源で動作させる。これに
よって、高電圧電源動作回路で発生した雑音が２低電圧
電擦動作回路に悪影響を与えることがない。

また、高電圧電源動作チップと低電圧電源動作チップを
別々のプロセスで作れる。また、各々のチップ面積が小
さくなり、チップの歩留まりが白土する。

図（、）は、第１図（ａ）のチップに入力保護回路を付
加した構成である。この入力保護回路は、低電圧電源動
作回路の信号入力端子の前段に付加する。第８図（ｂ）
は第８図（ａ）の入力保護回路の具体例である。この回
路は、抵抗Ｒ，ＰチャンネルＭＯＳトランジスタＱＰ９
およびＮチャンネルＭＯＳトランジスタＱＮ９で構成す
る。抵抗は信号入力端子ｉｎと入力保護回路の出力端子
１０間に直列に接続する。ＰチャンネルＭＯＳトランジ
スタのドレイン（ソース）、ゲートは低電圧電源動作回
路の電源端子に接続し、ソース（ドレイン）は入力保護
回路の出力端子に接続する。ＮチャンネルＭＯＳトラン
ジスタのゲート、ソース（ドレイン）は接地端子に接続
し、ドレイン（ソース）は入力保護回路の出力端子に接
続する。この回路の動作は次のようである。たとえば、
入力信号ｉｎの電圧レベルが低電圧電源動作回路の電源
電圧レベルＶ　ＣＬ　＋　ＶＴを超えると、Ｐチャンネ
ルＭ、Ｏ，Ｓ）−ランジスタＱＰ９がオンし、入力保プ
される。一方、入力信号ｉｎの電圧レベルが接地電位よ
り下がると、ＮチャンネルＭＯＳトランジスタＱＮ９が
オンし、入力保護回路の出力電圧レベルは−Ｖｒにクラ
ンプされる。したがって、低電圧１を振動作回路の入力
端子ＬＩの電圧レベルはＶＣＬ＋Ｖｔと−ＶＴの間の電
圧となり、低電圧電源動作回路が高い電圧レベルおよび
負の電圧レベルの入力信号によって誤動作を生じたり、
破壊されることがなくなる。第８図（ｅ）は第８図（ａ
）の入力保護回路の別の具体例である。この回路は、抵
抗ＲおよびＮチャンネルＭＯｓトランジスタＱＮＩＯで
構成する。抵抗は信号入力端子と入力保護回路の出力端
子間に直列に接続する８ＮチャンネルＭＯＳトランジス
タのゲート、ソス（ドレイン）は入力保護回路の出力端
子に接続し１、ドレイン（ソース）は低電圧電源動作回
路の電源線につなぐ。この回路の動作は次のようである
。たとえば、入力信号ｉｎの電圧レベルが低電圧電源動
作回路の電源電圧レベルＶＣＬ＋ＶＴを噛えると、Ｎチ
ャンネルＭＯＳトランジスタＱ　Ｎ”３ノ １０がオンし、入力保護回路の出力電圧レベルはＶ　Ｃ
Ｌ　＋　Ｖｔにクランプされる。したがって、低電圧電
源動作回路が破壊されることがなくなる。

以上、本発明の実施例では、ＤＲＡＭを例に説明したが
、チップ外部の電源電圧を、チップ内の低電圧発生回路
により降圧し、チップ内の低電圧で動作する回路の電源
として用いる他のＬＳＩにおいても同様に適用できる。

［発明の効果１ 以上説明したように、本実施例によれば、貫通電流が流
れないレベル変換回路を実現できる。したがって１回路
の低消費電力化を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路構成とレベル変換
回路、第２図は従来のレベル変換回路、第３図は本発明
の第２の実施例のレベル変換回路。 第４図は本発明の第３の実施例のレベル変換回路、第５
図は本発明の第４の実施例の回路構成、第６図は本発明
の第５の実施例の回路構成、第７図は本発明の第６の実
施例の回路構成、第８図は本発明の第７の実施例の回路
構成と入力保護回路である。 符号の説明 １．２２，２３，２５，２９：高電圧電源動作チップ、
２４．２６：低電圧電源動作チップ。 ２：低電圧発生回路、２７：高電圧発生回路、３：低電
圧電源動作回路、５：高電圧電源動作回路、４，９ニレ
ベル変換回路、ＶＣＨＣ高電圧電源の電圧レベル、ＶＣ
Ｌ：低電圧電源の電圧レベル。 第１図 （ｄ） 第２図 第１図（ａ） 第５図 第６図 （ｂ） （ａ′） 第７図

Claims (1)

1. 【特許請求の範囲】 １、チップ外部の電源電圧をチップ内部で降圧する低電
   圧発生回路と、この降圧された低電圧を用いて動作する
   回路と、外部の電源電圧を用いて動作する出力回路とを
   少なくとも有し、上記低電圧回路と上記出力回路との間
   に、外部の電源電圧によって動作し、上記低電圧回路か
   らのコンプリメンタリ出力信号によって制御されるレベ
   ル変換回路を設けたことを特徴とする半導体集積回路。 ２、上記レベル変換回路の電源線は、上記出力回路の電
   源線と別々の配線にしたことを特徴とする特許請求の範
   囲第１項記載の半導体集積回路。 ３、上記レベル変換回路は、上記出力回路の直前に設け
   たことを特徴とする特許請求の範囲第１項若しくは第２
   項記載の半導体集積回路。 ４、低電圧電源で動作する回路のコンプリメンタリの信
   号出力端子と高電圧電源で動作する回路の信号入力端子
   間にラッチ機能を付加したレベル変換回路を設けたこと
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路。 ５、上記、レベル変換回路はＣＭＯＳ回路を用いて、Ｎ
   ＯＲゲートのフリップフロップで構成したことを特徴と
   する特許請求の範囲第４項記載の半導体集積回路。 ６、上記、低電圧電源で動作する回路のコンプリメンタ
   リの信号出力端子とレベル変換回路の間にコンデンサを
   設けたことを特徴とする特許請求の範囲第４項記載の半
   導体集積回路。 ７、上記、低電圧電源で動作する回路のコンプリメンタ
   リの信号出力端子とレベル変換回路の間にスイッチング
   素子を設け、該低電圧電源で動作する回路からレベル変
   換回路へ直流電流が流れないようにしたことを特徴とす
   る特許請求の範囲第４項記載の半導体集積回路。 ８、上記、レベル変換回路と高電圧電源で動作する回路
   の信号入力端子間に少なくとも２個以上のインバータを
   設け、該インバータを構成するトランジスタのチャネル
   コンダクタンスはレベル変換回路側を小さく、高電圧電
   源で動作する回路側を大きくしたことを特徴とする特許
   請求の範囲第４項、第５項、第６項および第７項のいず
   れかに記載の半導体集積回路。 ９、上記、低電圧電源で動作する回路は低電圧発生回路
   を介して高電圧電源で動作するチップ内に配置し、上記
   、高電圧電源で動作する回路およびレベル変換回路も同
   一チップ内に配置したことを特徴とする特許請求の範囲
   第４項、第５項、第６項、第７項および第８項のいずれ
   かに記載の半導体集積回路。 １０、上記、低電圧電源で動作する回路は低電圧発生回
   路を介して高電圧電源で動作するチップ内に配置し、レ
   ベル変換回路は同一チップ内に配置し、高電圧電源で動
   作する回路は他の高電圧電源で動作するチップ内に配置
   したことを特徴とする特許請求の範囲第４項、第５項、
   第６項、第７項および第８項のいずれかに記載の半導体
   集積回路。 １１、上記、低電圧電源で動作する回路およびレベル変
   換回路は低電圧電源で動作するチップ内に配置し、高電
   圧電源で動作する回路は他の高電圧電源で動作するチッ
   プ内に配置し、該レベル変換回路の電源は該高電圧電源
   で動作するチップから供給したことを特徴とする特許請
   求の範囲第４項、第５項、第６項、第７項および第８項
   のいずれかに記載の半導体集積回路。 １２、上記、低電圧電源で動作する回路は低電圧電源で
   動作するチップ内に配置し、レベル変換回路は高電圧発
   生回路を介して同一チップ内に配置し、高電圧電源で動
   作する回路は他の高電圧電源で動作するチップ内に配置
   したことを特徴とする特許請求の範囲第４項、第５項、
   第６項。 第７項および第８項のいずれかに記載の半導体集積回路
   。 １３、上記、低電圧電源で動作する回路の信号入力端子
   に入力保護回路を設けたことを特徴とする特許請求の範
   囲第４項、第５項、第６項、第７項、第８項、第９項、
   第１０項、第１１項および第１２項のいずれかに記載の
   半導体集積回路。 １４、上記、入力保護回路は、抵抗およびＮチャンネル
   ＭＯＳトランジスタで構成し、該抵抗は入力保護回路の
   信号入力端子と出力端子間に直列に接続し、該Ｎチャン
   ネルＭＯＳトランジスタのドレインは低電圧電源、ゲー
   トおよびソースは入力保護回路の出力端子に接続したこ
   とを特徴とする特許請求の範囲第１３項記載の半導体集
   積回路。 １５、上記、入力保護回路は、抵抗、ＮチャンネルＭＯ
   ＳトランジスタおよびＰチャンネルＭＯＳトランジスタ
   で構成し、該抵抗は入力保護回路の信号入力端子と出力
   端子間に直列に接続し、該ＮチャンネルＭＯＳトランジ
   スタのドレインは入力保護回路の出力端子、ゲートおよ
   びソースは接地端子に接続し、該ＰチャンネルＭＯＳト
   ランジスタのドレインおよびゲートは低電圧電源、ソー
   スは入力保護回路の出力端子に接続したことを特徴とす
   る特許請求の範囲第１３項記載の半導体集積回路。