JP3057710B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特に、データ入力
初段回路を制御するための外部制御信号▲▼（メモ
リの選択信号）、▲▼（書き込み許可信号）、▲
▼（読み出し許可信号）の遅延信号または逆相信号の
論理により構成される入力初段制御回路に関する。
初段回路を制御するための外部制御信号▲▼（メモ
リの選択信号）、▲▼（書き込み許可信号）、▲
▼（読み出し許可信号）の遅延信号または逆相信号の
論理により構成される入力初段制御回路に関する。
［従来の技術］ 従来、データ入力とデータ出力を共有するいわゆるI/
Oコモンの半導体メモリ装置のデータ入力初段回路及び
データ出力回路部は第４図に示すようになっている。Ｉ
はデータ入力初段回路であり、入出力信号（I/O）をゲ
ート入力とするPMOSトランジスタQ1及びNMOSトランジス
タQ4と、信号▲▼′（外部信号▲▼の遅延信
号）をゲート入力とするPMOSトランジスタQ2及びNMOSト
ランジスタQ3から構成される。IIはデータ出力回路部で
あり、NAND回路41、インバータ回路42、NOR回路43、PMO
SトランジスタQ5及びNMOSトランジスタQ6から構成され
る。また、信号RBはメモリセル（図示していない）から
の読み出し信号であり、信号DOEはデータ出力制御信号
であり外部信号▲▼，▲▼，▲▼の各遅延
信号の論理信号である（▲▼がハイレベル時、▲
▼がロウレベル時、▲▼及び▲▼がハイレベ
ル時の３状態の時のみロウレベルとなる信号である）。
また、半導体メモリ装置の動作状態には、例えば下表に
示すような４通りの状態がある。
Oコモンの半導体メモリ装置のデータ入力初段回路及び
データ出力回路部は第４図に示すようになっている。Ｉ
はデータ入力初段回路であり、入出力信号（I/O）をゲ
ート入力とするPMOSトランジスタQ1及びNMOSトランジス
タQ4と、信号▲▼′（外部信号▲▼の遅延信
号）をゲート入力とするPMOSトランジスタQ2及びNMOSト
ランジスタQ3から構成される。IIはデータ出力回路部で
あり、NAND回路41、インバータ回路42、NOR回路43、PMO
SトランジスタQ5及びNMOSトランジスタQ6から構成され
る。また、信号RBはメモリセル（図示していない）から
の読み出し信号であり、信号DOEはデータ出力制御信号
であり外部信号▲▼，▲▼，▲▼の各遅延
信号の論理信号である（▲▼がハイレベル時、▲
▼がロウレベル時、▲▼及び▲▼がハイレベ
ル時の３状態の時のみロウレベルとなる信号である）。
また、半導体メモリ装置の動作状態には、例えば下表に
示すような４通りの状態がある。
次に４通りの状態時の動作についてそれぞれ説明す
る。まず外部信号▲▼（図示しないない）がロウレ
ベル、外部信号▲▼（図示していない）がハイレベ
ル、外部信号▲▼（図示していない）がロウレベル
の場合（半導体メモリ装置が読み出し状態）について考
える。データ出力回路部IIにおいて、外部信号▲
▼，▲▼，▲▼がそれぞれロウレベル，ハイレ
ベル，ロウレベルなので、信号DOEはハイレベルとな
り、NAND回路41の出力は信号RBのレベルにより決定す
る。また信号DOEはインバータ42によりレベルが反転さ
れNOR回路43へ入力されるので、NOR回路43の出力も信号
RBのレベルにより決定する。これにより信号RBのレベル
によりPMOSトランジスタQ5,NMOSトランジスタQ6のどち
らか一方が導通状態となり読み出しデータが入出力信号
線（I/O）に現れる。また、データ入力初段回路Ｉにお
いては信号▲▼′（外部信号▲▼の遅延信号）
がロウレベルとなるので、信号▲▼′をゲート入力
とするPMOSトランジスタQ2が導通状態となり、データ入
力初段回路Ｉはインバータ回路として機能する。
る。まず外部信号▲▼（図示しないない）がロウレ
ベル、外部信号▲▼（図示していない）がハイレベ
ル、外部信号▲▼（図示していない）がロウレベル
の場合（半導体メモリ装置が読み出し状態）について考
える。データ出力回路部IIにおいて、外部信号▲
▼，▲▼，▲▼がそれぞれロウレベル，ハイレ
ベル，ロウレベルなので、信号DOEはハイレベルとな
り、NAND回路41の出力は信号RBのレベルにより決定す
る。また信号DOEはインバータ42によりレベルが反転さ
れNOR回路43へ入力されるので、NOR回路43の出力も信号
RBのレベルにより決定する。これにより信号RBのレベル
によりPMOSトランジスタQ5,NMOSトランジスタQ6のどち
らか一方が導通状態となり読み出しデータが入出力信号
線（I/O）に現れる。また、データ入力初段回路Ｉにお
いては信号▲▼′（外部信号▲▼の遅延信号）
がロウレベルとなるので、信号▲▼′をゲート入力
とするPMOSトランジスタQ2が導通状態となり、データ入
力初段回路Ｉはインバータ回路として機能する。
次に外部信号▲▼がロウレベル、外部信号▲
▼がロウレベルの場合、半導体メモリ装置が書き込み状
態について考える。データ出力回路IIにおいて、外部信
号▲▼がロウレベルなので信号DOEはロウレベルと
なり、NAND回路41の出力は信号RBのレベルにかかわらず
ハイレベルとなり、NOR回路43の出力も信号RBのレベル
にかかわらずロウレベルとなる。これにより出力トラン
ジスタであるPMOSトランジスタQ5及びNMOSトランジスタ
Q6は非導通状態、すなわちハイインピーダンス状態とな
る。したがって入出力信号線（I/O）にはデータ入力信
号（外部信号）だけが与えられる。また、データ入力初
段回路Ｉにおいては、信号▲▼′（外部信号▲
▼の遅延信号）がロウレベルなので信号▲▼′をゲ
ート入力とするPMOSトランジスタQ2が導通状態となり、
データ入力初段回路Ｉはインバータ回路として機能し、
入出力信号線（I/O）に与えられたデータ入力信号（外
部信号）を次段へ伝達する。
▼がロウレベルの場合、半導体メモリ装置が書き込み状
態について考える。データ出力回路IIにおいて、外部信
号▲▼がロウレベルなので信号DOEはロウレベルと
なり、NAND回路41の出力は信号RBのレベルにかかわらず
ハイレベルとなり、NOR回路43の出力も信号RBのレベル
にかかわらずロウレベルとなる。これにより出力トラン
ジスタであるPMOSトランジスタQ5及びNMOSトランジスタ
Q6は非導通状態、すなわちハイインピーダンス状態とな
る。したがって入出力信号線（I/O）にはデータ入力信
号（外部信号）だけが与えられる。また、データ入力初
段回路Ｉにおいては、信号▲▼′（外部信号▲
▼の遅延信号）がロウレベルなので信号▲▼′をゲ
ート入力とするPMOSトランジスタQ2が導通状態となり、
データ入力初段回路Ｉはインバータ回路として機能し、
入出力信号線（I/O）に与えられたデータ入力信号（外
部信号）を次段へ伝達する。
次に、外部信号▲▼がハイレベルの場合（半導体
メモリ装置が非選択状態）について考える。データ出力
回路部IIにおいて、外部信号▲▼がハイレベルなの
で信号DOEはロウレベルとなり、NAND回路41の出力は信
号RBのレベルにかかわらずハイレベルとなり、NOR回路4
3の出力も信号RBのレベルにかかわらずロウレベルとな
る。これにより出力トランジスタであるPMOSトランジス
タQ5及びNMOSトランジスタQ6は非導通状態となり、入出
力信号線（I/O）はハイインピーダンス状態となる。ま
た、データ入力初段回路Ｉにおいては、信号▲▼′
（外部信号▲▼の遅延信号）はハイレベルなので、
信号▲▼′をゲート入力とするNMOSトランジスタQ3
が導通状態となりデータ入力初段回路Ｉの出力は入出力
信号線（I/O）のレベルにかかわらずロウレベルとな
る。また、信号▲▼′をゲート入力とするPMOSトラ
ンジスタQ2が非導通状態となることによりデータ入力初
段回路Ｉに流れる貫通電流を遮断する。
メモリ装置が非選択状態）について考える。データ出力
回路部IIにおいて、外部信号▲▼がハイレベルなの
で信号DOEはロウレベルとなり、NAND回路41の出力は信
号RBのレベルにかかわらずハイレベルとなり、NOR回路4
3の出力も信号RBのレベルにかかわらずロウレベルとな
る。これにより出力トランジスタであるPMOSトランジス
タQ5及びNMOSトランジスタQ6は非導通状態となり、入出
力信号線（I/O）はハイインピーダンス状態となる。ま
た、データ入力初段回路Ｉにおいては、信号▲▼′
（外部信号▲▼の遅延信号）はハイレベルなので、
信号▲▼′をゲート入力とするNMOSトランジスタQ3
が導通状態となりデータ入力初段回路Ｉの出力は入出力
信号線（I/O）のレベルにかかわらずロウレベルとな
る。また、信号▲▼′をゲート入力とするPMOSトラ
ンジスタQ2が非導通状態となることによりデータ入力初
段回路Ｉに流れる貫通電流を遮断する。
次に、外部信号▲▼がロウレベル、外部信号▲
▼がハイレベル、外部信号▲▼がハイレベルの場
合（出力ディスエーブル状態）について考える。データ
出力回路部IIにおいて、外部信号▲▼及び▲▼
がハイレベルなので、信号DOEはロウレベルとなりNAND
回路41の出力は信号RBのレベルにかかわらずハイレベル
となり、NOR回路43の出力も信号RBのレベルにかかわら
ずロウレベルとなる。これにより出力トランジスタであ
るPMOSトランジスタQ5及びNMOSトランジスタQ6は非導通
状態となり、入出力信号線（I/O）はハイインピーダン
ス状態となる。またデータ入力初段回路Ｉにおいては、
信号▲▼′（外部信号▲▼の遅延信号）はロウ
レベルなので信号▲▼′をゲート入力とするPMOSト
ランジスタQ2が導通状態となりデータ入力初段回路Ｉは
インバータ回路として機能する。
▼がハイレベル、外部信号▲▼がハイレベルの場
合（出力ディスエーブル状態）について考える。データ
出力回路部IIにおいて、外部信号▲▼及び▲▼
がハイレベルなので、信号DOEはロウレベルとなりNAND
回路41の出力は信号RBのレベルにかかわらずハイレベル
となり、NOR回路43の出力も信号RBのレベルにかかわら
ずロウレベルとなる。これにより出力トランジスタであ
るPMOSトランジスタQ5及びNMOSトランジスタQ6は非導通
状態となり、入出力信号線（I/O）はハイインピーダン
ス状態となる。またデータ入力初段回路Ｉにおいては、
信号▲▼′（外部信号▲▼の遅延信号）はロウ
レベルなので信号▲▼′をゲート入力とするPMOSト
ランジスタQ2が導通状態となりデータ入力初段回路Ｉは
インバータ回路として機能する。
［発明が解決しようとする課題］ この従来の半導体メモリ装置では、データ入力初段回
路Ｉにおいて、半導体メモリ装置が非選択状態時に貫通
電流を遮断するため、信号▲▼′（外部信号▲
▼）とのみ論理を構成してトランジスタQ2を非導通状態
としているため、半導体メモリ装置が読み出し状態時ま
たは出力ディセーブル状態時において、データ入力初段
回路に貫通電流がながれ、特に半導体メモリ装置が8,9,
16ビット入出力のように多ビットになると消費電流が増
大するという問題点があった。
路Ｉにおいて、半導体メモリ装置が非選択状態時に貫通
電流を遮断するため、信号▲▼′（外部信号▲
▼）とのみ論理を構成してトランジスタQ2を非導通状態
としているため、半導体メモリ装置が読み出し状態時ま
たは出力ディセーブル状態時において、データ入力初段
回路に貫通電流がながれ、特に半導体メモリ装置が8,9,
16ビット入出力のように多ビットになると消費電流が増
大するという問題点があった。
［課題を解決するための手段］ 本願発明の要旨は、外部制御信号に基づいてデータ入
出力線からデータを取り込む入力初段回路と、外部制御
信号に基づいてデータ入出力線へデータを出力するデー
タ出力回路とを備えた半導体メモリ装置において、メモ
リの選択信号と、書き込み許可信号と、読み出し許可信
号との３つの外部制御信号に基づいて、前記入力初段回
路と前記データ出力回路とを排他的に活性状態にし、か
つデータ入力動作時以外の状態において、入力初段制御
回路により入力初段回路の電源電流経路を電気的に遮断
することである。
出力線からデータを取り込む入力初段回路と、外部制御
信号に基づいてデータ入出力線へデータを出力するデー
タ出力回路とを備えた半導体メモリ装置において、メモ
リの選択信号と、書き込み許可信号と、読み出し許可信
号との３つの外部制御信号に基づいて、前記入力初段回
路と前記データ出力回路とを排他的に活性状態にし、か
つデータ入力動作時以外の状態において、入力初段制御
回路により入力初段回路の電源電流経路を電気的に遮断
することである。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体メモリ装置のデー
タ入力初段回路及びデータ出力回路部である。Ｉはデー
タ入力初段回路であり、入出力信号（I/O）をゲート入
力とするPMOSトランジスタQ1及びNMOSトランジスタQ4
と、▲▼信号をゲート入力とするPMOSトランジ
スタQ2及びNMOSトランジスタQ3から構成される。IIはデ
ータ出力回路部であり、NAND回路13、インバータ回路1
4、NOR回路15、PMOSトランジスタQ5及びNMOSトランジス
タQ6から構成される。IIIは入力初段制御回路であり、
信号▲▼′（外部信号▲▼の遅延信号）及び信
号▲▼′（外部信号▲▼の遅延信号）を入力と
するNAND回路11と、NAND回路11の出力信号と信号CS′
（外部信号▲▼の逆相信号）を入力とするNAND回路
12から構成される。
タ入力初段回路及びデータ出力回路部である。Ｉはデー
タ入力初段回路であり、入出力信号（I/O）をゲート入
力とするPMOSトランジスタQ1及びNMOSトランジスタQ4
と、▲▼信号をゲート入力とするPMOSトランジ
スタQ2及びNMOSトランジスタQ3から構成される。IIはデ
ータ出力回路部であり、NAND回路13、インバータ回路1
4、NOR回路15、PMOSトランジスタQ5及びNMOSトランジス
タQ6から構成される。IIIは入力初段制御回路であり、
信号▲▼′（外部信号▲▼の遅延信号）及び信
号▲▼′（外部信号▲▼の遅延信号）を入力と
するNAND回路11と、NAND回路11の出力信号と信号CS′
（外部信号▲▼の逆相信号）を入力とするNAND回路
12から構成される。
次に動作について説明する。まず外部信号▲▼が
ロウレベル外部信号▲▼がハイレベル、外部信号▲
▼がロウレベルの場合（半導体メモリ装置が読み出
し状態）について考える。データ出力回路部IIにおい
て、外部信号▲▼，▲▼，▲▼がそれぞれ
ロウレベル，ハイレベル，ロウレベルなので信号DOEは
ハイレベルとなり、NAND回路13の出力は信号RBのレベル
により決定する。また信号DOEはインバータ回路14によ
りレベルが反転されNOR回路15へ入力されるのでNOR回路
15の出力も信号RBのレベルにより決定する。これにより
信号RBのレベルによりPMOSトランジスタQ5,NMOSトラン
ジスタQ6のどちらか一方が導通状態となり、読み出しデ
ータが入出力信号線（I/O）に現れる。また、入力初段
制御回路IIIにおいて、信号▲▼′（外部信号▲
▼の遅延信号）はロウレベルなのでNAND回路11の出力
は信号▲▼′（外部信号▲▼の遅延信号）のレ
ベルにかかわらずハイレベルとなる。信号CS′（外部信
号▲▼の逆相信号）はハイレベルとなるので、NAND
回路12の入力は共にハイレベルとなり、信号▲
▼はロウレベルとなる。これにより、データ入力初段回
路Ｉにおいて、信号▲▼をゲート入力とするPM
OSトランジスタQ2が導通状態となりデータ入力初段回路
Ｉはインバータ回路として機能する。
ロウレベル外部信号▲▼がハイレベル、外部信号▲
▼がロウレベルの場合（半導体メモリ装置が読み出
し状態）について考える。データ出力回路部IIにおい
て、外部信号▲▼，▲▼，▲▼がそれぞれ
ロウレベル，ハイレベル，ロウレベルなので信号DOEは
ハイレベルとなり、NAND回路13の出力は信号RBのレベル
により決定する。また信号DOEはインバータ回路14によ
りレベルが反転されNOR回路15へ入力されるのでNOR回路
15の出力も信号RBのレベルにより決定する。これにより
信号RBのレベルによりPMOSトランジスタQ5,NMOSトラン
ジスタQ6のどちらか一方が導通状態となり、読み出しデ
ータが入出力信号線（I/O）に現れる。また、入力初段
制御回路IIIにおいて、信号▲▼′（外部信号▲
▼の遅延信号）はロウレベルなのでNAND回路11の出力
は信号▲▼′（外部信号▲▼の遅延信号）のレ
ベルにかかわらずハイレベルとなる。信号CS′（外部信
号▲▼の逆相信号）はハイレベルとなるので、NAND
回路12の入力は共にハイレベルとなり、信号▲
▼はロウレベルとなる。これにより、データ入力初段回
路Ｉにおいて、信号▲▼をゲート入力とするPM
OSトランジスタQ2が導通状態となりデータ入力初段回路
Ｉはインバータ回路として機能する。
次に、外部信号▲▼がロウレベル、外部信号▲
▼がロウレベルの場合（半導体メモリ装置が書き込み
状態）について考える。データ出力回路部IIにおいて、
外部信号▲▼がロウレベルなので信号DOEはロウレ
ベルとなり、NAND回路13の出力は信号RBのレベルにかか
わらずハイレベルとなり、NOR回路15の出力も信号RBの
レベルにかかわらずロウレベルになる。これにより出力
トランジスタであるPMOSトランジスタQ5及びNMOSトラン
ジスタQ6は非導通状態となり、入出力信号線（I/O）に
はデータ入力信号（外部信号）のみが与えられる。
▼がロウレベルの場合（半導体メモリ装置が書き込み
状態）について考える。データ出力回路部IIにおいて、
外部信号▲▼がロウレベルなので信号DOEはロウレ
ベルとなり、NAND回路13の出力は信号RBのレベルにかか
わらずハイレベルとなり、NOR回路15の出力も信号RBの
レベルにかかわらずロウレベルになる。これにより出力
トランジスタであるPMOSトランジスタQ5及びNMOSトラン
ジスタQ6は非導通状態となり、入出力信号線（I/O）に
はデータ入力信号（外部信号）のみが与えられる。
また、入力初段制御回路IIIにおいて信号▲▼′
（外部信号▲▼の遅延信号）はロウレベルなので、
NAND回路11の出力は信号▲▼′（外部信号▲▼
の遅延信号）のレベルにかかわらずハイレベルになる。
信号CS′（外部信号CSの逆相信号）はハイレベルとなる
ので、NAND回路12の入力は共にハイレベルとなり、信号
▲▼はロウレベルとなる。これにより、データ
入力初段回路Ｉにおいて、信号▲▼をゲート入
力とするPMOSトランジスタQ2が導通状態となりＩのデー
タ入力初段回路はインバータ回路として機能し、入出力
信号線（I/O）に与えられたデータ入力信号（外部信
号）を次段へ伝達する。
（外部信号▲▼の遅延信号）はロウレベルなので、
NAND回路11の出力は信号▲▼′（外部信号▲▼
の遅延信号）のレベルにかかわらずハイレベルになる。
信号CS′（外部信号CSの逆相信号）はハイレベルとなる
ので、NAND回路12の入力は共にハイレベルとなり、信号
▲▼はロウレベルとなる。これにより、データ
入力初段回路Ｉにおいて、信号▲▼をゲート入
力とするPMOSトランジスタQ2が導通状態となりＩのデー
タ入力初段回路はインバータ回路として機能し、入出力
信号線（I/O）に与えられたデータ入力信号（外部信
号）を次段へ伝達する。
次に、外部信号▲▼がハイレベルの場合（半導体
メモリ装置が非選択状態）について考える。データ出力
回路部IIにおいて、外部信号▲▼がハイレベルなの
で信号DOEはロウレベルとなり、NAND回路13の出力は信
号RBのレベルに係らずハイレベルとなりNOR回路15の出
力信号RBのレベルにかかわらずロウレベルとなる。これ
により、出力トランジスタであるPMOSトランジスタQ5及
びNMOSトランジスタQ6は非導通状態となり、入出力信号
線（I/O）はハイインピーダンス状態となる。また、入
力初段制御回路IIIにおいては、信号CS′（外部信号▲
▼の逆送信号）はロウレベルなので、NAND回路12の
出力信号▲▼はNAND回路11の出力にかかわらず
ハイレベルとなる。これにより、データ入力初段回路Ｉ
は信号▲▼をゲート入力とすNMOSトランジスタ
Q3が導通状態となり、データ入力初段回路Ｉの出力は入
出力信号線（I/O）のレベルにかかわらずロウレベルと
なる。また、信号▲▼をゲート入力とするPMOS
トランジスタQ2が非導通状態となることによりＩのデー
タ入力初段回路に流れる貫通電流を遮断する。
メモリ装置が非選択状態）について考える。データ出力
回路部IIにおいて、外部信号▲▼がハイレベルなの
で信号DOEはロウレベルとなり、NAND回路13の出力は信
号RBのレベルに係らずハイレベルとなりNOR回路15の出
力信号RBのレベルにかかわらずロウレベルとなる。これ
により、出力トランジスタであるPMOSトランジスタQ5及
びNMOSトランジスタQ6は非導通状態となり、入出力信号
線（I/O）はハイインピーダンス状態となる。また、入
力初段制御回路IIIにおいては、信号CS′（外部信号▲
▼の逆送信号）はロウレベルなので、NAND回路12の
出力信号▲▼はNAND回路11の出力にかかわらず
ハイレベルとなる。これにより、データ入力初段回路Ｉ
は信号▲▼をゲート入力とすNMOSトランジスタ
Q3が導通状態となり、データ入力初段回路Ｉの出力は入
出力信号線（I/O）のレベルにかかわらずロウレベルと
なる。また、信号▲▼をゲート入力とするPMOS
トランジスタQ2が非導通状態となることによりＩのデー
タ入力初段回路に流れる貫通電流を遮断する。
次に、外部信号▲▼がロウレベル、外部信号▲
▼がハイレベル、外部信号▲▼がハイレベルの場
合（出力ディスエーブル状態）について考える。データ
出力回路部IIにおいて、外部信号▲▼及び▲▼
がハイレベルなので信号DOEはロウレベルとなり、NAND
回路13の出力は信号RBのレベルにかかわらずハイレベル
となり、NOR回路15の出力も信号RBのレベルにかかわら
ずロウレベルとなる。これにより、出力トランジスタで
あるPMOSトランジスタQ5及びNMOSトランジスタQ6は非導
通状態となり入出力信号線（I/O）はハイインピーダン
ス状態となる。また、入力初段制御回路IIIにおいて、
信号▲▼′（外部信号▲▼の遅延信号）及び信
号▲▼′は共にハイレベルであるのでNAND回路11の
出力はロウレベルとなる。これにより、NAND回路12の出
力である信号▲▼のレベルは信号CS′（外部▲
▼の逆送信号）のレベルにかかわらずハイレベルと
なる。これにより、データ入力初段回路Ｉにおいて、信
号▲▼をゲート入力とするNMOSトランジスタQ3
が導通状態となりデータ入力初段回路Ｉの出力は入出力
信号線（I/O）のレベルにかかわらずロウレベルとな
る。また、この時信号COWEをゲート入力とするPMOSトラ
ンジスタQ2は非導通状態となることにより、データ入力
初段回路Ｉに流れる貫通電流を遮断する。
▼がハイレベル、外部信号▲▼がハイレベルの場
合（出力ディスエーブル状態）について考える。データ
出力回路部IIにおいて、外部信号▲▼及び▲▼
がハイレベルなので信号DOEはロウレベルとなり、NAND
回路13の出力は信号RBのレベルにかかわらずハイレベル
となり、NOR回路15の出力も信号RBのレベルにかかわら
ずロウレベルとなる。これにより、出力トランジスタで
あるPMOSトランジスタQ5及びNMOSトランジスタQ6は非導
通状態となり入出力信号線（I/O）はハイインピーダン
ス状態となる。また、入力初段制御回路IIIにおいて、
信号▲▼′（外部信号▲▼の遅延信号）及び信
号▲▼′は共にハイレベルであるのでNAND回路11の
出力はロウレベルとなる。これにより、NAND回路12の出
力である信号▲▼のレベルは信号CS′（外部▲
▼の逆送信号）のレベルにかかわらずハイレベルと
なる。これにより、データ入力初段回路Ｉにおいて、信
号▲▼をゲート入力とするNMOSトランジスタQ3
が導通状態となりデータ入力初段回路Ｉの出力は入出力
信号線（I/O）のレベルにかかわらずロウレベルとな
る。また、この時信号COWEをゲート入力とするPMOSトラ
ンジスタQ2は非導通状態となることにより、データ入力
初段回路Ｉに流れる貫通電流を遮断する。
以上説明したように、データ入力初段回路Ｉにおい
て、半導体メモリ装置が読み出し状態（外部信号▲
▼，▲▼，▲▼がそれぞれロウレベル，ハイレ
ベル，ロウレベル）、書き込み状態（外部信号▲
▼，▲▼が共にロウレベル）、非選択状態（外部信
号▲▼がハイレベル）の時は従来例と同様である
が、半導体メモリ装置が出力ディスエーフル状態（外部
信号▲▼，▲▼，▲▼がそれぞれロウレベ
ル，ハイレベル，ロウレベル）の時にはトランジスタQ2
が非導通状態となってデータ入力初段回路Ｉに流れる貫
通電流を遮断することが可能である。
て、半導体メモリ装置が読み出し状態（外部信号▲
▼，▲▼，▲▼がそれぞれロウレベル，ハイレ
ベル，ロウレベル）、書き込み状態（外部信号▲
▼，▲▼が共にロウレベル）、非選択状態（外部信
号▲▼がハイレベル）の時は従来例と同様である
が、半導体メモリ装置が出力ディスエーフル状態（外部
信号▲▼，▲▼，▲▼がそれぞれロウレベ
ル，ハイレベル，ロウレベル）の時にはトランジスタQ2
が非導通状態となってデータ入力初段回路Ｉに流れる貫
通電流を遮断することが可能である。
第２図は本発明の他の一実施例にかかる入力初段制御
回路である。信号OE′（外部信号▲▼の逆相信号）
と信号WE′（外部信号▲▼の逆相信号）を入力とす
るNOR回路21と、NOR回路21の出力信号と信号▲▼′
（外部信号▲▼の遅延信号）を入力とするNOR回路2
2と、NOR回路22の出力信号と信号WE′（外部信号▲
▼の逆送信号）を入力とするNAND回路23で構成されてい
る。
回路である。信号OE′（外部信号▲▼の逆相信号）
と信号WE′（外部信号▲▼の逆相信号）を入力とす
るNOR回路21と、NOR回路21の出力信号と信号▲▼′
（外部信号▲▼の遅延信号）を入力とするNOR回路2
2と、NOR回路22の出力信号と信号WE′（外部信号▲
▼の逆送信号）を入力とするNAND回路23で構成されてい
る。
本実施例は半導体メモリ装置が非選択状態時及び出力
ディスエーブル状態時だけでなく、読み出し状態時にお
いても入力初段回路に流れる貫通電流を遮断することを
可能とした点が第１実施例と異なる。すなわち、外部信
号▲▼がロウレベル、外部信号▲▼がハイレベ
ル、外部信号▲▼がロウレベルの場合（半導体メモ
リ装置が読み出し状態）について考えると、信号WE′
（外部信号▲▼の逆送信号）はロウレベルとなるの
でNAND回路23の出力信号▲▼は、NOR回路22の
出力信号のレベルにかかわらずハイレベルとなり、第１
図に示したトランジスタQ2を非導通状態としてデータ入
力初段回路Ｉに流れる貫通電流を遮断する。
ディスエーブル状態時だけでなく、読み出し状態時にお
いても入力初段回路に流れる貫通電流を遮断することを
可能とした点が第１実施例と異なる。すなわち、外部信
号▲▼がロウレベル、外部信号▲▼がハイレベ
ル、外部信号▲▼がロウレベルの場合（半導体メモ
リ装置が読み出し状態）について考えると、信号WE′
（外部信号▲▼の逆送信号）はロウレベルとなるの
でNAND回路23の出力信号▲▼は、NOR回路22の
出力信号のレベルにかかわらずハイレベルとなり、第１
図に示したトランジスタQ2を非導通状態としてデータ入
力初段回路Ｉに流れる貫通電流を遮断する。
また、外部信号▲▼，▲▼が共にロウレベル
の場合（半導体メモリ装置が書き込み状態）は、信号W
E′（外部信号▲▼の逆相信号）がハイレベルとな
るのでNOR回路21の出力はロウレベルとなりNOR回路22の
出力は、NOR回路21の出力信号及び信号▲▼′（外
部信号▲▼の遅延信号）が共にロウレベルとなるの
で、ハイレベルとなる。さらにNAND回路23の出力信号▲
▼は、NOR回路22の出力信号及び信号WE′がと
もにハイレベルとなるのでロウレベルとなり、データ入
力初段回路Ｉはインバータ回路として機能するようにな
る。
の場合（半導体メモリ装置が書き込み状態）は、信号W
E′（外部信号▲▼の逆相信号）がハイレベルとな
るのでNOR回路21の出力はロウレベルとなりNOR回路22の
出力は、NOR回路21の出力信号及び信号▲▼′（外
部信号▲▼の遅延信号）が共にロウレベルとなるの
で、ハイレベルとなる。さらにNAND回路23の出力信号▲
▼は、NOR回路22の出力信号及び信号WE′がと
もにハイレベルとなるのでロウレベルとなり、データ入
力初段回路Ｉはインバータ回路として機能するようにな
る。
また、外部信号▲▼がハイレベルの場合（半導体
メモリ装置が非選択状態）、信号▲▼′はハイレベ
ルとなるのでNOR回路22の出力はロウレベルとなとり、N
AND回路23の出力信号▲▼はハイレベルとな
り、データ入力初段回路Ｉに流れる貫通電流を遮断す
る。
メモリ装置が非選択状態）、信号▲▼′はハイレベ
ルとなるのでNOR回路22の出力はロウレベルとなとり、N
AND回路23の出力信号▲▼はハイレベルとな
り、データ入力初段回路Ｉに流れる貫通電流を遮断す
る。
また、外部信号▲▼がロウレベル、外部信号▲
▼，▲▼が共にハイレベルの場合（半導体メモリ
装置が出力ディスエーブル状態）は、信号WE′がロウレ
ベルとなるのでNAND回路23の出力信号▲▼はハ
イレベルとなりデータ入力初段回路に流れる貫通電流を
遮断する。
▼，▲▼が共にハイレベルの場合（半導体メモリ
装置が出力ディスエーブル状態）は、信号WE′がロウレ
ベルとなるのでNAND回路23の出力信号▲▼はハ
イレベルとなりデータ入力初段回路に流れる貫通電流を
遮断する。
第３図は本発明のさらに他の一実施例にかかる入力初
段制御回路であり、本実施例は半導体メモリ装置に外部
信号▲▼が無い場合の実施例である。下表に外部信
号▲▼が無い場合の半導体メモリ装置の動作状態を
示す。
段制御回路であり、本実施例は半導体メモリ装置に外部
信号▲▼が無い場合の実施例である。下表に外部信
号▲▼が無い場合の半導体メモリ装置の動作状態を
示す。
外部信号▲▼が無い場合の半導体メモリ装置のモ
ードは読み出し状態、書き込み状態、非選択状態の３通
りの状態である。まず、外部信号▲▼がロウレベ
ル、外部信号▲▼がハイレベルの場合（半導体メモ
リ装置が読み出し状態）は、信号WE′（外部信号▲
▼の逆相信号）がロウレベルとなるので、NAND回路31の
出力信号▲▼はハイレベルとなり、第１図に示
したトランジスタQ2を非導通状態としてデータ入力初段
回路Ｉに流れる貫通電流を遮断する。
ードは読み出し状態、書き込み状態、非選択状態の３通
りの状態である。まず、外部信号▲▼がロウレベ
ル、外部信号▲▼がハイレベルの場合（半導体メモ
リ装置が読み出し状態）は、信号WE′（外部信号▲
▼の逆相信号）がロウレベルとなるので、NAND回路31の
出力信号▲▼はハイレベルとなり、第１図に示
したトランジスタQ2を非導通状態としてデータ入力初段
回路Ｉに流れる貫通電流を遮断する。
また、外部信号▲▼がロウレベル、外部信号▲
▼がロウレベルの場合（半導体メモリ装置が書き込み
状態）は、信号CS′,WE′が共にハイレベルとなるの
で、NAND回路31の出力信号▲▼はロウレベルと
なりデータ入力初段回路Ｉはインバータ回路として機能
する。
▼がロウレベルの場合（半導体メモリ装置が書き込み
状態）は、信号CS′,WE′が共にハイレベルとなるの
で、NAND回路31の出力信号▲▼はロウレベルと
なりデータ入力初段回路Ｉはインバータ回路として機能
する。
また、外部信号▲▼がハイレベルの場合（半導体
メモリ装置が非選択状態）は、信号CS′がロウレベルと
なるのでNAND回路31の出力信号▲▼はハイレベ
ルとなるのでデータ入力初段回路Ｉに流れる貫通電流を
遮断する。
メモリ装置が非選択状態）は、信号CS′がロウレベルと
なるのでNAND回路31の出力信号▲▼はハイレベ
ルとなるのでデータ入力初段回路Ｉに流れる貫通電流を
遮断する。
［発明の効果］ 以上説明したように本発明は、半導体メモリ装置が非
選択状態の時のみならず、読み出し状態更には出力ディ
スエーブル状態においてもデータ入力初段回路に流れる
余分な貫通状態を遮断することができ、特にこの種の半
導体メモリ装置が8,9,16ビット入出力のように多ビット
になっても消費電流を著しく削減することが可能である
という効果を有する。
選択状態の時のみならず、読み出し状態更には出力ディ
スエーブル状態においてもデータ入力初段回路に流れる
余分な貫通状態を遮断することができ、特にこの種の半
導体メモリ装置が8,9,16ビット入出力のように多ビット
になっても消費電流を著しく削減することが可能である
という効果を有する。
第１図は本発明の一実施例にかかるデータ入力初段回
路、データ出力回路部及び入力初段制御回路を示す回路
図、第２図は本発明の他の一実施例の入力初段制御回路
を示す回路図、第３図は本発明のさらに他の一実施例の
入力初段制御回路を示す回路図、第４図は従来例のデー
タ入力初段回路，データ出力回路部を示す回路図であ
る。 Q1,Q2,Q5……PMOSトランジスタ、 Q2,Q3,Q4,Q6……NMOSトランジスタ、 11,12,13,23,31,41……NAND回路、 15,21,22,43……NOR回路、 Ｉ……データ入力初段回路、 II……データ出力回路部、 III……入力初段制御回路。
路、データ出力回路部及び入力初段制御回路を示す回路
図、第２図は本発明の他の一実施例の入力初段制御回路
を示す回路図、第３図は本発明のさらに他の一実施例の
入力初段制御回路を示す回路図、第４図は従来例のデー
タ入力初段回路，データ出力回路部を示す回路図であ
る。 Q1,Q2,Q5……PMOSトランジスタ、 Q2,Q3,Q4,Q6……NMOSトランジスタ、 11,12,13,23,31,41……NAND回路、 15,21,22,43……NOR回路、 Ｉ……データ入力初段回路、 II……データ出力回路部、 III……入力初段制御回路。
Claims (1)
- 【請求項１】外部制御信号に基づいてデータ入出力線か
らデータを取り込む入力初段回路と、外部制御信号に基
づいてデータ入出力線へデータを出力するデータ出力回
路とを備えた半導体メモリ装置において、メモリの選択
信号と、書き込み許可信号と、読み出し許可信号との３
つの外部制御信号に基づいて、前記入力初段回路と前記
データ出力回路とを排他的に活性状態にし、かつデータ
入力動作時以外の状態において、入力初段制御回路によ
り入力初段回路の電源電流経路を電気的に遮断すること
を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112408A JP3057710B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112408A JP3057710B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411389A JPH0411389A (ja) | 1992-01-16 |
| JP3057710B2 true JP3057710B2 (ja) | 2000-07-04 |
Family
ID=14585904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112408A Expired - Fee Related JP3057710B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057710B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838967B2 (ja) * | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
| KR0157886B1 (ko) * | 1995-07-22 | 1999-03-20 | 문정환 | 반도체 메모리의 입력 버퍼 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125291A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPS60103585A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | Ｃｍｏｓメモリ回路 |
-
1990
- 1990-04-27 JP JP2112408A patent/JP3057710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411389A (ja) | 1992-01-16 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |