JP2871348B2 - 半導体メモリ - Google Patents

半導体メモリ

Info

Publication number
JP2871348B2
JP2871348B2 JP4270057A JP27005792A JP2871348B2 JP 2871348 B2 JP2871348 B2 JP 2871348B2 JP 4270057 A JP4270057 A JP 4270057A JP 27005792 A JP27005792 A JP 27005792A JP 2871348 B2 JP2871348 B2 JP 2871348B2
Authority
JP
Japan
Prior art keywords
circuit
test mode
mode selection
semiconductor memory
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4270057A
Other languages
English (en)
Other versions
JPH06124600A (ja
Inventor
一央 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4270057A priority Critical patent/JP2871348B2/ja
Publication of JPH06124600A publication Critical patent/JPH06124600A/ja
Application granted granted Critical
Publication of JP2871348B2 publication Critical patent/JP2871348B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体メモリに関し、
特にテスト回路に関する。
【0002】
【従来の技術】従来の半導体メモリでは、複数のテスト
モードを有している。テストモードを選択する際には、
ある特定のアドレスピンに高電位を加えることにより、
テストモード選択信号が選択される。これを、図3を用
い、具体的に説明すると、例えば2種類のテストモード
があり、例えばテストとテストとがあるとする。
【0003】テストは出力TRXがHighレベルで
選択され、入力Aiが高電位で、出力TRXはHigh
レベルになる。出力TRYはLowレベルである。
【0004】テストは、出力TRYがHighレベル
で選択され、入力Ai+1か高電位で出力TRYはHi
ghレベルになる。その時、出力TRXはLowレベル
である。従来の技術では、テストモードの数だけテスト
モード選択回路30,31が必要であり、テストモード
選択回路30,31のチップ占有面積が大きかった。
【0005】
【発明が解決しようとする課題】このような従来のテス
トモード選択回路では、テストモードの数がアドレスピ
ンの数に限定されるという問題点と、テストモード選択
回路が非常に大きな面積を有するという問題点があっ
た。
【0006】本発明の目的は、前記問題点が解決され、
テストモードの数がアドレスピンの数によって限定され
ることなく、また小さいチップ面積で済むようにした半
導体メモリを提供することにある。
【0007】
【課題を解決するための手段】本発明の構成は、アドレ
ス信号から高電位を入力してテストモード選択信号を出
力するテストモード選択回路と、メモリセルにデータの
書き込みを行う場合に前記データを入力するデータ入力
バッファとを備え、複数のテストモードを有する半導体
メモリにおいて、前記テストモード選択信号と前記デー
タ入力バッファの出力信号とをデコードするデコード回
路を備えることを特徴とする。
【0008】
【実施例】図1は本発明の第1の実施例の半導体メモリ
を示す回路図である。図1において、本実施例の半導体
メモリは、テストモード選択回路1と、トランジスタP
1,N1からなるインバータと、トランジスタP2,N
2からなるインバータと、デコード回路3とを備えてい
る。
【0009】デコード回路3中には、トランジスタP
3,P4,N3,N4からなる2入力NAND回路と、
トランジスタP5,N5からなるインバータと、トラン
ジスタP6,P7,N6,N7からなる2入力NAND
回路と、トランジスタP8,N8からなるインバータと
がある。テストモード選択回路1には、アドレス入力A
iが印加され、トランジスタP1,N1からなるインバ
ータにはデータ入力D0が印加される。トランジスタP
5,N5からなるインバータは、第1のテストモード選
択信号TRXを出力し、トランジスタP8,N8からな
るインバータは、第2のテストモード選択信号TRYを
出力する。
【0010】テストモードを選択するときに、テストモ
ード選択回路1はアドレス入力Aiに高電位が入力され
たのを受け、制御信号2をHighレベルにする。デー
タ入出力端子のD0は、トランジスタP1,N1で構成
されるインバータに入力され、その出力はトランジスタ
P2,N2で構成されるインバータに入力される。トラ
ンジスタP2,N2で構成されるインバータの出力は、
データ入力D0と同じレベルを出力し、トランジスタP
1,N1で構成されるインバータの出力は、データ入力
D0と反対のレベルを出力する。
【0011】トランジスタP3,P4,N3,N4で構
成される2入力を持つNAND回路の1つの入力は、テ
ストモード制御信号2が入力され、もう1つの入力はト
ランジスタP1,N1で構成されるインバータ出力が入
力される。
【0012】NAND回路の出力は、トランジスタP
5,N5で構成されるインバータに入力され、その出力
が第1のテストモード選択信号TRXとなる。トランジ
スタP6,P7,N6,N7で構成される2入力をもつ
NAND回路の1つの入力は、テストモード制御信号2
が入力され、もう1つの入力はトランジスタP2,N2
で構成されるインバータ出力が入力される。NAND回
路の出力は、トランジスタP8,N8で構成されるイン
バータに入力され、その出力が第2のテストモード選択
信号TRYとなる。
【0013】テストモード選択時には、アドレス入力A
iに高電位が入力され、テストモード制御信号2をHi
gh(高)レベルにする。データ入力D0がLow
(低)レベルのときは、信号TRXがHighレベルに
なり、信号TRYがLowレベルになる。データ入力D
0がHighレベルのときは、信号TRYがHighレ
ベルになり、信号TRXがLowレベルになる。つま
り、テストモード選択回路1の唯一つで、後はデータ入
力D0の制御によって2種類のテストモードを選択でき
る。
【0014】次に本発明の第2の実施例の半導体メモリ
について述べる。図2は本発明の第2の実施例の半導体
メモリを示す回路図である。
【0015】図2において、本実施例が前記第1の実施
例と異なる点は、トランジスタP3,P4,N3,N4
で構成されているNAND回路のかわりに、トランジス
タP9,P10,N9,N10からなるNOR回路があ
る。また、トランジスタP6,P7,N6,N7で構成
しているNAND回路のかわりに、トランジスタP1
2,P13,N12,N13からなるNOR回路があ
る。
【0016】また、インバータ4が新たに設けられてい
る。本実施例の動作機能は、前記第1の実施例と同様で
ある。
【0017】
【発明の効果】以上説明したように、本発明は、テスト
モード選択回路の削減をはかることによって、テストモ
ード選択回路のチップ面積に対する占有率を削減でき、
もってチップ面積の縮小を実現すことができるという効
果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体メモリを示す回
路図である。
【図2】本発明の第2の実施例の回路図である。
【図3】従来の半導体メモリのテスト回路を示すブロッ
ク図である。
【符号の説明】
1,30,31 テストモード選択回路 2 テストモード制御信号 3,3′ デコード回路 4 インバータ Ai アドレス入力 D0 データ入力 TRX テストモード選択信号 TRY テストモード選択信号 N1〜N14 NチャネルMOS電界効果トランジス
タ P1〜P14 PチャネルMOS電界効果トランジス

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 アドレス信号から高電位を入力してテス
    トモード選択信号を出力するテストモード選択回路と、
    メモリセルにデータの書き込みを行う場合に前記データ
    を入力するデータ入力バッファとを備え、複数のテスト
    モードを有する半導体メモリにおいて、前記テストモー
    ド選択信号と前記データ入力バッファの出力信号とをデ
    コードするデコード回路を備えることを特徴とする半導
    体メモリ。
  2. 【請求項2】 デコード回路が、NOR回路を有する請
    求項1に記載の半導体メモリ。
  3. 【請求項3】 デコード回路が、NAND回路を有する
    請求項1に記載の半導体メモリ。
JP4270057A 1992-10-08 1992-10-08 半導体メモリ Expired - Fee Related JP2871348B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4270057A JP2871348B2 (ja) 1992-10-08 1992-10-08 半導体メモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4270057A JP2871348B2 (ja) 1992-10-08 1992-10-08 半導体メモリ

Publications (2)

Publication Number Publication Date
JPH06124600A JPH06124600A (ja) 1994-05-06
JP2871348B2 true JP2871348B2 (ja) 1999-03-17

Family

ID=17480925

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4270057A Expired - Fee Related JP2871348B2 (ja) 1992-10-08 1992-10-08 半導体メモリ

Country Status (1)

Country Link
JP (1) JP2871348B2 (ja)

Also Published As

Publication number Publication date
JPH06124600A (ja) 1994-05-06

Similar Documents

Publication Publication Date Title
EP0028916A2 (en) A semiconductor memory device
EP0314034A2 (en) Logic operation circuit
JPS5979487A (ja) デコ−ダ回路
US4733377A (en) Asynchronous semiconductor memory device
EP0107442A2 (en) Signal input circuit
JP2871348B2 (ja) 半導体メモリ
JP2819951B2 (ja) 半導体記憶装置
JP3630847B2 (ja) ラッチ回路
EP0352745A2 (en) Microprocessor
KR100264194B1 (ko) 반도체 메모리 장치
JP3057710B2 (ja) 半導体メモリ装置
JPS62275379A (ja) 外部信号を用いてメモリ編成を可逆変更するオンチツプ変換装置
JPH07312384A (ja) 信号線切替回路
JPH07161190A (ja) 半導体集積回路
US6522180B1 (en) Bi-voltage levels switches
JPH04276386A (ja) メモリ回路
JP2622051B2 (ja) Eeprom
JPS6161295A (ja) 半導体記憶装置
JPH0684366A (ja) 半導体記憶装置
JPH06309878A (ja) 半導体記憶回路
JPH0778476A (ja) 半導体装置
JPH02170442A (ja) 半導体集積回路装置
JPH0982927A (ja) ゲートアレイ
JPH0743955B2 (ja) 半導体集積回路装置
JPH0447598A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981208

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080108

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090108

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100108

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees