JP2871348B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2871348B2 JP2871348B2 JP4270057A JP27005792A JP2871348B2 JP 2871348 B2 JP2871348 B2 JP 2871348B2 JP 4270057 A JP4270057 A JP 4270057A JP 27005792 A JP27005792 A JP 27005792A JP 2871348 B2 JP2871348 B2 JP 2871348B2
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- JP
- Japan
- Prior art keywords
- circuit
- test mode
- mode selection
- semiconductor memory
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特にテスト回路に関する。
特にテスト回路に関する。
【０００２】
【従来の技術】従来の半導体メモリでは、複数のテスト
モードを有している。テストモードを選択する際には、
ある特定のアドレスピンに高電位を加えることにより、
テストモード選択信号が選択される。これを、図３を用
い、具体的に説明すると、例えば２種類のテストモード
があり、例えばテストとテストとがあるとする。
モードを有している。テストモードを選択する際には、
ある特定のアドレスピンに高電位を加えることにより、
テストモード選択信号が選択される。これを、図３を用
い、具体的に説明すると、例えば２種類のテストモード
があり、例えばテストとテストとがあるとする。
【０００３】テストは出力ＴＲＸがＨｉｇｈレベルで
選択され、入力Ａｉが高電位で、出力ＴＲＸはＨｉｇｈ
レベルになる。出力ＴＲＹはＬｏｗレベルである。
選択され、入力Ａｉが高電位で、出力ＴＲＸはＨｉｇｈ
レベルになる。出力ＴＲＹはＬｏｗレベルである。
【０００４】テストは、出力ＴＲＹがＨｉｇｈレベル
で選択され、入力Ａｉ＋１か高電位で出力ＴＲＹはＨｉ
ｇｈレベルになる。その時、出力ＴＲＸはＬｏｗレベル
である。従来の技術では、テストモードの数だけテスト
モード選択回路３０，３１が必要であり、テストモード
選択回路３０，３１のチップ占有面積が大きかった。
で選択され、入力Ａｉ＋１か高電位で出力ＴＲＹはＨｉ
ｇｈレベルになる。その時、出力ＴＲＸはＬｏｗレベル
である。従来の技術では、テストモードの数だけテスト
モード選択回路３０，３１が必要であり、テストモード
選択回路３０，３１のチップ占有面積が大きかった。
【０００５】
【発明が解決しようとする課題】このような従来のテス
トモード選択回路では、テストモードの数がアドレスピ
ンの数に限定されるという問題点と、テストモード選択
回路が非常に大きな面積を有するという問題点があっ
た。
トモード選択回路では、テストモードの数がアドレスピ
ンの数に限定されるという問題点と、テストモード選択
回路が非常に大きな面積を有するという問題点があっ
た。
【０００６】本発明の目的は、前記問題点が解決され、
テストモードの数がアドレスピンの数によって限定され
ることなく、また小さいチップ面積で済むようにした半
導体メモリを提供することにある。
テストモードの数がアドレスピンの数によって限定され
ることなく、また小さいチップ面積で済むようにした半
導体メモリを提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、アドレ
ス信号から高電位を入力してテストモード選択信号を出
力するテストモード選択回路と、メモリセルにデータの
書き込みを行う場合に前記データを入力するデータ入力
バッファとを備え、複数のテストモードを有する半導体
メモリにおいて、前記テストモード選択信号と前記デー
タ入力バッファの出力信号とをデコードするデコード回
路を備えることを特徴とする。
ス信号から高電位を入力してテストモード選択信号を出
力するテストモード選択回路と、メモリセルにデータの
書き込みを行う場合に前記データを入力するデータ入力
バッファとを備え、複数のテストモードを有する半導体
メモリにおいて、前記テストモード選択信号と前記デー
タ入力バッファの出力信号とをデコードするデコード回
路を備えることを特徴とする。
【０００８】
【実施例】図１は本発明の第１の実施例の半導体メモリ
を示す回路図である。図１において、本実施例の半導体
メモリは、テストモード選択回路１と、トランジスタＰ
１，Ｎ１からなるインバータと、トランジスタＰ２，Ｎ
２からなるインバータと、デコード回路３とを備えてい
る。
を示す回路図である。図１において、本実施例の半導体
メモリは、テストモード選択回路１と、トランジスタＰ
１，Ｎ１からなるインバータと、トランジスタＰ２，Ｎ
２からなるインバータと、デコード回路３とを備えてい
る。
【０００９】デコード回路３中には、トランジスタＰ
３，Ｐ４，Ｎ３，Ｎ４からなる２入力ＮＡＮＤ回路と、
トランジスタＰ５，Ｎ５からなるインバータと、トラン
ジスタＰ６，Ｐ７，Ｎ６，Ｎ７からなる２入力ＮＡＮＤ
回路と、トランジスタＰ８，Ｎ８からなるインバータと
がある。テストモード選択回路１には、アドレス入力Ａ
ｉが印加され、トランジスタＰ１，Ｎ１からなるインバ
ータにはデータ入力Ｄ０が印加される。トランジスタＰ
５，Ｎ５からなるインバータは、第１のテストモード選
択信号ＴＲＸを出力し、トランジスタＰ８，Ｎ８からな
るインバータは、第２のテストモード選択信号ＴＲＹを
出力する。
３，Ｐ４，Ｎ３，Ｎ４からなる２入力ＮＡＮＤ回路と、
トランジスタＰ５，Ｎ５からなるインバータと、トラン
ジスタＰ６，Ｐ７，Ｎ６，Ｎ７からなる２入力ＮＡＮＤ
回路と、トランジスタＰ８，Ｎ８からなるインバータと
がある。テストモード選択回路１には、アドレス入力Ａ
ｉが印加され、トランジスタＰ１，Ｎ１からなるインバ
ータにはデータ入力Ｄ０が印加される。トランジスタＰ
５，Ｎ５からなるインバータは、第１のテストモード選
択信号ＴＲＸを出力し、トランジスタＰ８，Ｎ８からな
るインバータは、第２のテストモード選択信号ＴＲＹを
出力する。
【００１０】テストモードを選択するときに、テストモ
ード選択回路１はアドレス入力Ａｉに高電位が入力され
たのを受け、制御信号２をＨｉｇｈレベルにする。デー
タ入出力端子のＤ０は、トランジスタＰ１，Ｎ１で構成
されるインバータに入力され、その出力はトランジスタ
Ｐ２，Ｎ２で構成されるインバータに入力される。トラ
ンジスタＰ２，Ｎ２で構成されるインバータの出力は、
データ入力Ｄ０と同じレベルを出力し、トランジスタＰ
１，Ｎ１で構成されるインバータの出力は、データ入力
Ｄ０と反対のレベルを出力する。
ード選択回路１はアドレス入力Ａｉに高電位が入力され
たのを受け、制御信号２をＨｉｇｈレベルにする。デー
タ入出力端子のＤ０は、トランジスタＰ１，Ｎ１で構成
されるインバータに入力され、その出力はトランジスタ
Ｐ２，Ｎ２で構成されるインバータに入力される。トラ
ンジスタＰ２，Ｎ２で構成されるインバータの出力は、
データ入力Ｄ０と同じレベルを出力し、トランジスタＰ
１，Ｎ１で構成されるインバータの出力は、データ入力
Ｄ０と反対のレベルを出力する。
【００１１】トランジスタＰ３，Ｐ４，Ｎ３，Ｎ４で構
成される２入力を持つＮＡＮＤ回路の１つの入力は、テ
ストモード制御信号２が入力され、もう１つの入力はト
ランジスタＰ１，Ｎ１で構成されるインバータ出力が入
力される。
成される２入力を持つＮＡＮＤ回路の１つの入力は、テ
ストモード制御信号２が入力され、もう１つの入力はト
ランジスタＰ１，Ｎ１で構成されるインバータ出力が入
力される。
【００１２】ＮＡＮＤ回路の出力は、トランジスタＰ
５，Ｎ５で構成されるインバータに入力され、その出力
が第１のテストモード選択信号ＴＲＸとなる。トランジ
スタＰ６，Ｐ７，Ｎ６，Ｎ７で構成される２入力をもつ
ＮＡＮＤ回路の１つの入力は、テストモード制御信号２
が入力され、もう１つの入力はトランジスタＰ２，Ｎ２
で構成されるインバータ出力が入力される。ＮＡＮＤ回
路の出力は、トランジスタＰ８，Ｎ８で構成されるイン
バータに入力され、その出力が第２のテストモード選択
信号ＴＲＹとなる。
５，Ｎ５で構成されるインバータに入力され、その出力
が第１のテストモード選択信号ＴＲＸとなる。トランジ
スタＰ６，Ｐ７，Ｎ６，Ｎ７で構成される２入力をもつ
ＮＡＮＤ回路の１つの入力は、テストモード制御信号２
が入力され、もう１つの入力はトランジスタＰ２，Ｎ２
で構成されるインバータ出力が入力される。ＮＡＮＤ回
路の出力は、トランジスタＰ８，Ｎ８で構成されるイン
バータに入力され、その出力が第２のテストモード選択
信号ＴＲＹとなる。
【００１３】テストモード選択時には、アドレス入力Ａ
ｉに高電位が入力され、テストモード制御信号２をＨｉ
ｇｈ（高）レベルにする。データ入力Ｄ０がＬｏｗ
（低）レベルのときは、信号ＴＲＸがＨｉｇｈレベルに
なり、信号ＴＲＹがＬｏｗレベルになる。データ入力Ｄ
０がＨｉｇｈレベルのときは、信号ＴＲＹがＨｉｇｈレ
ベルになり、信号ＴＲＸがＬｏｗレベルになる。つま
り、テストモード選択回路１の唯一つで、後はデータ入
力Ｄ０の制御によって２種類のテストモードを選択でき
る。
ｉに高電位が入力され、テストモード制御信号２をＨｉ
ｇｈ（高）レベルにする。データ入力Ｄ０がＬｏｗ
（低）レベルのときは、信号ＴＲＸがＨｉｇｈレベルに
なり、信号ＴＲＹがＬｏｗレベルになる。データ入力Ｄ
０がＨｉｇｈレベルのときは、信号ＴＲＹがＨｉｇｈレ
ベルになり、信号ＴＲＸがＬｏｗレベルになる。つま
り、テストモード選択回路１の唯一つで、後はデータ入
力Ｄ０の制御によって２種類のテストモードを選択でき
る。
【００１４】次に本発明の第２の実施例の半導体メモリ
について述べる。図２は本発明の第２の実施例の半導体
メモリを示す回路図である。
について述べる。図２は本発明の第２の実施例の半導体
メモリを示す回路図である。
【００１５】図２において、本実施例が前記第１の実施
例と異なる点は、トランジスタＰ３，Ｐ４，Ｎ３，Ｎ４
で構成されているＮＡＮＤ回路のかわりに、トランジス
タＰ９，Ｐ１０，Ｎ９，Ｎ１０からなるＮＯＲ回路があ
る。また、トランジスタＰ６，Ｐ７，Ｎ６，Ｎ７で構成
しているＮＡＮＤ回路のかわりに、トランジスタＰ１
２，Ｐ１３，Ｎ１２，Ｎ１３からなるＮＯＲ回路があ
る。
例と異なる点は、トランジスタＰ３，Ｐ４，Ｎ３，Ｎ４
で構成されているＮＡＮＤ回路のかわりに、トランジス
タＰ９，Ｐ１０，Ｎ９，Ｎ１０からなるＮＯＲ回路があ
る。また、トランジスタＰ６，Ｐ７，Ｎ６，Ｎ７で構成
しているＮＡＮＤ回路のかわりに、トランジスタＰ１
２，Ｐ１３，Ｎ１２，Ｎ１３からなるＮＯＲ回路があ
る。
【００１６】また、インバータ４が新たに設けられてい
る。本実施例の動作機能は、前記第１の実施例と同様で
ある。
る。本実施例の動作機能は、前記第１の実施例と同様で
ある。
【００１７】
【発明の効果】以上説明したように、本発明は、テスト
モード選択回路の削減をはかることによって、テストモ
ード選択回路のチップ面積に対する占有率を削減でき、
もってチップ面積の縮小を実現すことができるという効
果がある。
モード選択回路の削減をはかることによって、テストモ
ード選択回路のチップ面積に対する占有率を削減でき、
もってチップ面積の縮小を実現すことができるという効
果がある。
【図１】本発明の第１の実施例の半導体メモリを示す回
路図である。
路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の半導体メモリのテスト回路を示すブロッ
ク図である。
ク図である。
１，３０，３１ テストモード選択回路 ２ テストモード制御信号 ３，３′ デコード回路 ４ インバータ Ａｉ アドレス入力 Ｄ０ データ入力 ＴＲＸ テストモード選択信号 ＴＲＹ テストモード選択信号 Ｎ１〜Ｎ１４ ＮチャネルＭＯＳ電界効果トランジス
タ Ｐ１〜Ｐ１４ ＰチャネルＭＯＳ電界効果トランジス
タ
タ Ｐ１〜Ｐ１４ ＰチャネルＭＯＳ電界効果トランジス
タ
Claims (3)
- 【請求項１】 アドレス信号から高電位を入力してテス
トモード選択信号を出力するテストモード選択回路と、
メモリセルにデータの書き込みを行う場合に前記データ
を入力するデータ入力バッファとを備え、複数のテスト
モードを有する半導体メモリにおいて、前記テストモー
ド選択信号と前記データ入力バッファの出力信号とをデ
コードするデコード回路を備えることを特徴とする半導
体メモリ。 - 【請求項２】 デコード回路が、ＮＯＲ回路を有する請
求項１に記載の半導体メモリ。 - 【請求項３】 デコード回路が、ＮＡＮＤ回路を有する
請求項１に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270057A JP2871348B2 (ja) | 1992-10-08 | 1992-10-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270057A JP2871348B2 (ja) | 1992-10-08 | 1992-10-08 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06124600A JPH06124600A (ja) | 1994-05-06 |
| JP2871348B2 true JP2871348B2 (ja) | 1999-03-17 |
Family
ID=17480925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270057A Expired - Fee Related JP2871348B2 (ja) | 1992-10-08 | 1992-10-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871348B2 (ja) |
-
1992
- 1992-10-08 JP JP4270057A patent/JP2871348B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06124600A (ja) | 1994-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080108 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
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