JPS6161295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6161295A JPS6161295A JP59182417A JP18241784A JPS6161295A JP S6161295 A JPS6161295 A JP S6161295A JP 59182417 A JP59182417 A JP 59182417A JP 18241784 A JP18241784 A JP 18241784A JP S6161295 A JPS6161295 A JP S6161295A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯ３型のＥＰＲＯＭのように書込み時に
高電圧を要する半導体記憶装置に関し、特に専用端子を
用いずに核晶電圧を外部から再込み回路へ供給可能にし
ようとするものである。
高電圧を要する半導体記憶装置に関し、特に専用端子を
用いずに核晶電圧を外部から再込み回路へ供給可能にし
ようとするものである。
電気的に書き換え可能な読出し専用メモリＥＦＲＯＭは
書込み時には読出し時より高い電圧を必要とする。この
ための電源Ｖｐｐは例えば２１Ｖ（または１２．５Ｖ）
で、通常の電源Ｖｃｃ（５Ｖ’）より高い。これらの電
源は外部から供給される。第２図は一般的なＥＰＲＯＭ
の主要端子を示す外観図で、Ｖｌ）Ｉ）は書込み用高電
圧電源端子、０１〜０８は出力端子、ＶＳ５はアース端
子、ＣＥはチップイネーブル端子、ＡＩＯはアドレス端
子（の１つ）韮はアウトプット・イネーブル端子である
。万石端子には読出し時にＴＴＬ、レベルの制御信号を
入力し、これをＨ（ハイ）にすると出力端子０１〜０８
が無効（フローティング状態）になり、Ｌ（ロー）にす
ると有効暢なる（読出しデータに従うレベルを持つ）。
書込み時には読出し時より高い電圧を必要とする。この
ための電源Ｖｐｐは例えば２１Ｖ（または１２．５Ｖ）
で、通常の電源Ｖｃｃ（５Ｖ’）より高い。これらの電
源は外部から供給される。第２図は一般的なＥＰＲＯＭ
の主要端子を示す外観図で、Ｖｌ）Ｉ）は書込み用高電
圧電源端子、０１〜０８は出力端子、ＶＳ５はアース端
子、ＣＥはチップイネーブル端子、ＡＩＯはアドレス端
子（の１つ）韮はアウトプット・イネーブル端子である
。万石端子には読出し時にＴＴＬ、レベルの制御信号を
入力し、これをＨ（ハイ）にすると出力端子０１〜０８
が無効（フローティング状態）になり、Ｌ（ロー）にす
ると有効暢なる（読出しデータに従うレベルを持つ）。
またＶｐｐａ子には書込み時に２１Ｖまたは１２．５
Ｖの高電圧Ｖｌ）ｌ）を加える。
Ｖの高電圧Ｖｌ）ｌ）を加える。
上述した端子配列は小容量のＥＰＲＯＭでは問題ないが
、５１２にビットなどの太古（ｉＥＰＲｏＭでは、アド
レス端子数が増大するので１本でも多く使用端子が節減
されることが好ましい。そこでδＩ端子をＶｌ）ｌ）端
子に兼用し、ｖｐｐ端子はアドレス端子に割当てる（図
示の例ではアドレス信号ビットＡ １５に割当てる）こ
とが考えられる。しかしこのようにすると、今やσＥ／
Ｖｐｐ端子になった韮端子は書込み時には外部よりＶｌ
）ｌ）を与えられて該ｖｐｐを出力し、読取り時には外
部よりＴＴＬレベルのＯＥ倍信号与えられて該ＯＥ倍信
号出力しかつ書込み時にＶｐＩ）を供給したラインへは
Ｖｃｃを供給せねばならない。本発明はか−る切換機能
を有する端子ビン回路を提供しようとするものである。
、５１２にビットなどの太古（ｉＥＰＲｏＭでは、アド
レス端子数が増大するので１本でも多く使用端子が節減
されることが好ましい。そこでδＩ端子をＶｌ）ｌ）端
子に兼用し、ｖｐｐ端子はアドレス端子に割当てる（図
示の例ではアドレス信号ビットＡ １５に割当てる）こ
とが考えられる。しかしこのようにすると、今やσＥ／
Ｖｐｐ端子になった韮端子は書込み時には外部よりＶｌ
）ｌ）を与えられて該ｖｐｐを出力し、読取り時には外
部よりＴＴＬレベルのＯＥ倍信号与えられて該ＯＥ倍信
号出力しかつ書込み時にＶｐＩ）を供給したラインへは
Ｖｃｃを供給せねばならない。本発明はか−る切換機能
を有する端子ビン回路を提供しようとするものである。
本発明は書込め時に読出し動作用の電源電圧よりも高い
電圧を要する半導体記憶装置において、読出し時に使用
する信号端子を書込み時の高電圧電源端子にも共用し、
且つチップ内部には、該端子に印加される電圧のレヘル
を検出する電圧検出回路と、該回路が前記高電圧を検出
したとき該端子の前記高電圧を内部の書込み読出し回路
に与え、該電圧検出回路が核晶比圧より低い電圧を検出
したとき読出し動作用の電源電圧を該書込み読出し回路
へ与える選択回路とを設けたことを特徴とするものであ
る。
電圧を要する半導体記憶装置において、読出し時に使用
する信号端子を書込み時の高電圧電源端子にも共用し、
且つチップ内部には、該端子に印加される電圧のレヘル
を検出する電圧検出回路と、該回路が前記高電圧を検出
したとき該端子の前記高電圧を内部の書込み読出し回路
に与え、該電圧検出回路が核晶比圧より低い電圧を検出
したとき読出し動作用の電源電圧を該書込み読出し回路
へ与える選択回路とを設けたことを特徴とするものであ
る。
ＦＲＯＭ ＬＳＩは書込み時にはライターに差込んで
書込みを行ない、このＦＭ ＯＥ ／ Ｖ ｐｐ端子に
はＶｌ）＋３が印加され、書込み後のＦＲＯＭ ＬＳ
Ｉはプリント基板に差込んで使用され、このｉ０Ｅ／
Ｖ ｐｐ端子にはＴＴＬレベルのＯＥ倍信号印加される
。この電圧変化を検出部、書込み用の高電圧であればＶ
ｐＩ）を出力させ、ＴＴＬレベルであればＶｃｃを出力
させるようにすれば書込み用の高電圧電源端子を専用に
設けなくて済み、端子ピンの節減を図れる。
書込みを行ない、このＦＭ ＯＥ ／ Ｖ ｐｐ端子に
はＶｌ）＋３が印加され、書込み後のＦＲＯＭ ＬＳ
Ｉはプリント基板に差込んで使用され、このｉ０Ｅ／
Ｖ ｐｐ端子にはＴＴＬレベルのＯＥ倍信号印加される
。この電圧変化を検出部、書込み用の高電圧であればＶ
ｐＩ）を出力させ、ＴＴＬレベルであればＶｃｃを出力
させるようにすれば書込み用の高電圧電源端子を専用に
設けなくて済み、端子ピンの節減を図れる。
以下、図面を参照しながら本発明の一実施例を説明する
。
。
第１図は本発明の一実施例で、１はアウトプット・イネ
ーブル信号ＯＥと高電圧電源Ｖｐｐ（２１■または１２
．５Ｖ）用に共用される端子、２はその電圧検出回路、
３は選択回路である。ＭＯＳトランジスタはＴ Ｉ、Ｔ
３． Ｔ ４ 、 Ｔ ｓはｐチャネルのエンハンスメ
ント型、ＭＯ３Ｉ−ランジスタＴ２はＶｔｂがＯ■〜Ｖ
ｃｃの間に設定されメこｎチャネルのデプレッション型
、ＭＯ３Ｉ−ランジスタＴ ５ 。
ーブル信号ＯＥと高電圧電源Ｖｐｐ（２１■または１２
．５Ｖ）用に共用される端子、２はその電圧検出回路、
３は選択回路である。ＭＯＳトランジスタはＴ Ｉ、Ｔ
３． Ｔ ４ 、 Ｔ ｓはｐチャネルのエンハンスメ
ント型、ＭＯ３Ｉ−ランジスタＴ２はＶｔｂがＯ■〜Ｖ
ｃｃの間に設定されメこｎチャネルのデプレッション型
、ＭＯ３Ｉ−ランジスタＴ ５ 。
Ｔ７はｎチャネルのエンハンスメント型である。
選択回路３はトランジスタＴ１．Ｔ２からなり、Ｖｘが
出力電圧である。電圧検出回路２ばトランジスタＴ３〜
Ｔ７からなり、Ｒが検出出力である。
出力電圧である。電圧検出回路２ばトランジスタＴ３〜
Ｔ７からなり、Ｒが検出出力である。
電圧検出回路２のトランジスタＴ、、ＴＯは入力が低電
圧電源Ｖｃｃ（５Ｖ）に固定された初段のＣＭＯＳイン
パーク！■を構成する。この場合トランジスタＴ５は常
時オンするので、そのサイズを小さくして抵抗として機
能させる。トランジスタＴ６．Ｔ７は次段のＣＭＯＳイ
ンバータ（２を構成し、初段のインパーク１１の出力を
反転してＨ＝Ｖｃｃ、Ｌ＝Ｖｓｓ（ＯＶ）の検出信号Ｒ
を発生する。初段のインバータｆ＋の電源側はトランジ
スタＴ３を介して端子１に接続される。このトランジス
タＴ１はレヘルシフト用で、これによって端子１の電圧
が例えばＩＯＶを境にインバータＩの出力が反転するよ
うにする。
圧電源Ｖｃｃ（５Ｖ）に固定された初段のＣＭＯＳイン
パーク！■を構成する。この場合トランジスタＴ５は常
時オンするので、そのサイズを小さくして抵抗として機
能させる。トランジスタＴ６．Ｔ７は次段のＣＭＯＳイ
ンバータ（２を構成し、初段のインパーク１１の出力を
反転してＨ＝Ｖｃｃ、Ｌ＝Ｖｓｓ（ＯＶ）の検出信号Ｒ
を発生する。初段のインバータｆ＋の電源側はトランジ
スタＴ３を介して端子１に接続される。このトランジス
タＴ１はレヘルシフト用で、これによって端子１の電圧
が例えばＩＯＶを境にインバータＩの出力が反転するよ
うにする。
選択回路３のトランジスタＴＩ、Ｔ２は入力端子（ゲー
ト電極）を共通にし、且つ出力端子（■側）を共通にし
ているが、Ｔ２の電源はＶＣＣ固定であるのに対し、Ｔ
１の電源は端子１から供給されるｖｐｐまたはＯＥであ
る。トランジスタＴ ＋ 。
ト電極）を共通にし、且つ出力端子（■側）を共通にし
ているが、Ｔ２の電源はＶＣＣ固定であるのに対し、Ｔ
１の電源は端子１から供給されるｖｐｐまたはＯＥであ
る。トランジスタＴ ＋ 。
Ｔ２は前段回路３の検出信号Ｒで制御されるが、導電型
が逆であるため一方がオンのとき他方はオフの関係にあ
る。
が逆であるため一方がオンのとき他方はオフの関係にあ
る。
上述した構成であると、′端子１にＴＴＬレヘルの信号
ＯＥが印加された場合にはこれはＩＯＶ以下であるので
そのＨ，Ｌに関係なくトランジスタＴ４はオンできず、
インバータ１１の出力はしてある。この結果、次段のイ
ンバータＩ２の出力ＲがＨとなってトランジスタＴ２が
オンしくＴ１はｐチャネルなのでオンできない）、Ｖｘ
−Ｖｃｃとなる。このときＴ１オフであるがら、Ｉ、ｉ
ｊｉ子１．Ｔ１゜Ｖｘの経路の電流及びＶＣＣ，Ｔ２．
ＶＸ、Ｔ１７ｊｉ子１の経路の電流などはない。端子Ｉ
に印加された信号ＯＥは配線４を通って読出し回路へ至
り、出力信号をフローティング又はアクティブにする。
ＯＥが印加された場合にはこれはＩＯＶ以下であるので
そのＨ，Ｌに関係なくトランジスタＴ４はオンできず、
インバータ１１の出力はしてある。この結果、次段のイ
ンバータＩ２の出力ＲがＨとなってトランジスタＴ２が
オンしくＴ１はｐチャネルなのでオンできない）、Ｖｘ
−Ｖｃｃとなる。このときＴ１オフであるがら、Ｉ、ｉ
ｊｉ子１．Ｔ１゜Ｖｘの経路の電流及びＶＣＣ，Ｔ２．
ＶＸ、Ｔ１７ｊｉ子１の経路の電流などはない。端子Ｉ
に印加された信号ＯＥは配線４を通って読出し回路へ至
り、出力信号をフローティング又はアクティブにする。
これとは逆に端子１に例えば１ｏＶ以上のＶｐｐが印加
されるとトランジスタＴ４がオンし、インバータ■１の
出力はＨ（ＶｐｐをＴ３〜Ｔ５のｇｍで分割した電圧で
、必ずしもＶＣＣには一致しない）になる。この結果、
インバータＩ２の出力ＲがＬになってトランジスタＴＩ
がオンし、ｖｘ＝ｖｐｐになる。このときトランジスタ
Ｔ２は、ｖ ｔｈ＝ 。
されるとトランジスタＴ４がオンし、インバータ■１の
出力はＨ（ＶｐｐをＴ３〜Ｔ５のｇｍで分割した電圧で
、必ずしもＶＣＣには一致しない）になる。この結果、
インバータＩ２の出力ＲがＬになってトランジスタＴＩ
がオンし、ｖｘ＝ｖｐｐになる。このときトランジスタ
Ｔ２は、ｖ ｔｈ＝ 。
〜−Ｖｃｃなのでは一カットオフし、ｖｐｐがらＶＣＣ
への電流はない。過渡的にＴＩとＴ２が同時にオンにな
ることがあっても、トランジスタＴ２はソース、ゲート
共通なので定電流しが流さず、従ってＶｐｐからＶＣＣ
への電流は大きくない。またトランジスタＴ１はオン時
のゲート電圧が端子１を基準に見ると−ＶＩ）ｐとなる
ので、電流供給能力は大きい。このためトランジスタＴ
１のサイズをそれほど大きくする必要がなく、端子１の
入力容量を小さくできる。
への電流はない。過渡的にＴＩとＴ２が同時にオンにな
ることがあっても、トランジスタＴ２はソース、ゲート
共通なので定電流しが流さず、従ってＶｐｐからＶＣＣ
への電流は大きくない。またトランジスタＴ１はオン時
のゲート電圧が端子１を基準に見ると−ＶＩ）ｐとなる
ので、電流供給能力は大きい。このためトランジスタＴ
１のサイズをそれほど大きくする必要がなく、端子１の
入力容量を小さくできる。
読出し時には端子１の信号ｉは読出し回路に供給され、
そのＨ，Ｌ （ＴＴＬレベル）に応じて出力端子０１〜
０８にデータが現われる。出力端子０１〜０８が有効な
のは前述のようにδＥ＝Ｌのときだけであり、ｏｇ＝Ｈ
（ＴＴＬレベル）の場合および端子ｌにＶｌ）Ｉ）が印
加されている場合（Ｍ込み時）は出力端子０１〜０８は
フローティング状態になる。
そのＨ，Ｌ （ＴＴＬレベル）に応じて出力端子０１〜
０８にデータが現われる。出力端子０１〜０８が有効な
のは前述のようにδＥ＝Ｌのときだけであり、ｏｇ＝Ｈ
（ＴＴＬレベル）の場合および端子ｌにＶｌ）Ｉ）が印
加されている場合（Ｍ込み時）は出力端子０１〜０８は
フローティング状態になる。
書込み又は読出しモードに応じてＶｐｐとＶＣＣに切替
る内部電源Ｖｘは書込み読出し回路、特にメモリセル選
択回路に供給される。公知の選択回路例を第３図及び第
４図に示子。
る内部電源Ｖｘは書込み読出し回路、特にメモリセル選
択回路に供給される。公知の選択回路例を第３図及び第
４図に示子。
第４図は、ローデコーダを示す、同図のローデコーダは
、オアゲートＧ１、高耐圧ＮチャンネルＭＯＳトランジ
スタＱ ＋ 、高耐圧ＰチャンネルＭＯＳトランジスタ
Ｑ２、そして高耐圧ＰチャンネルＭＯＳトランジスタＱ
３、高耐圧ＮチャンネルＭＯＳトランジスタＱ４からな
るＣＭＯＳインバータ９を具備する。
、オアゲートＧ１、高耐圧ＮチャンネルＭＯＳトランジ
スタＱ ＋ 、高耐圧ＰチャンネルＭＯＳトランジスタ
Ｑ２、そして高耐圧ＰチャンネルＭＯＳトランジスタＱ
３、高耐圧ＮチャンネルＭＯＳトランジスタＱ４からな
るＣＭＯＳインバータ９を具備する。
第４図のデコーダにおいては、選択状態の場合はゲート
Ｇ１の出力がＬレベルとなり、ＣＭＯＳインバータ９の
出力すなわちロー選択信号ＲＯＷがＨレベルとなる。こ
の場合、書き込みモードであれば第１図の電源切換回路
から供給される内部電源Ｖｘが高電圧Ｖｌｌ＋）となり
、したがってロー選択信号ＲＯＷが高電圧Ｖｌ）ｐにほ
ぼ等しくなる。これに対して、読み出しモードの場合は
、内部電源Ｖｘが電源ＶＣＣとほぼ等しくなり、したが
ってロー選択信号ＲＯＷは電源Ｖｃｃとほぼ等しくなる
。
Ｇ１の出力がＬレベルとなり、ＣＭＯＳインバータ９の
出力すなわちロー選択信号ＲＯＷがＨレベルとなる。こ
の場合、書き込みモードであれば第１図の電源切換回路
から供給される内部電源Ｖｘが高電圧Ｖｌｌ＋）となり
、したがってロー選択信号ＲＯＷが高電圧Ｖｌ）ｐにほ
ぼ等しくなる。これに対して、読み出しモードの場合は
、内部電源Ｖｘが電源ＶＣＣとほぼ等しくなり、したが
ってロー選択信号ＲＯＷは電源Ｖｃｃとほぼ等しくなる
。
なお、この場合トランジスタＱ４７はカットオフしてい
る。
る。
これに対して、非選択状態においては、ゲー１−Ｇ１の
出力がＨレベルとなり、ロー選択信号ＲＯＷはＬレベル
となる。この場合、トランジスタＱ２がオンとなり、Ｃ
ＭＯＳインバータ９の入力端子を■（レベルに引き上げ
ることによってロー選沢信”４ ＲＯＷを完全にＬレベ
ルにクランプする。
出力がＨレベルとなり、ロー選択信号ＲＯＷはＬレベル
となる。この場合、トランジスタＱ２がオンとなり、Ｃ
ＭＯＳインバータ９の入力端子を■（レベルに引き上げ
ることによってロー選沢信”４ ＲＯＷを完全にＬレベ
ルにクランプする。
第４図は、コラムデコーダの構成を示す。同図の回路は
、第３図の回路と同じ構成を有する。Ｇ２はＧ１に、Ｑ
５〜ＱＢはＱｌ−Ｇ４に、１０は９に対応し、そしてＣ
ＬＭはコラム選択信号である。
、第３図の回路と同じ構成を有する。Ｇ２はＧ１に、Ｑ
５〜ＱＢはＱｌ−Ｇ４に、１０は９に対応し、そしてＣ
ＬＭはコラム選択信号である。
以上述べたように本発明によれば、書込み時に高電圧を
要する半導体記憶装置において、書込み用の高電圧電源
を専用の外部端子を用いることなく入力することができ
るので、例えば第２図のδＥ端子をＯＥ／Ｖｐｐ端子と
して共用することにより、ｖｐｐ端子をアドレス端子Ａ
１５として使用できる利点がある。
要する半導体記憶装置において、書込み用の高電圧電源
を専用の外部端子を用いることなく入力することができ
るので、例えば第２図のδＥ端子をＯＥ／Ｖｐｐ端子と
して共用することにより、ｖｐｐ端子をアドレス端子Ａ
１５として使用できる利点がある。
第１図は本発明の一実施例を示す回路図、第２図は外部
端子の概略説明図ミ第３図、第４図はロー、コラム各デ
コーダの例を示す回路図である。 図中、ｌは信号端子、２は選択回路、３は電圧検出回路
である。
端子の概略説明図ミ第３図、第４図はロー、コラム各デ
コーダの例を示す回路図である。 図中、ｌは信号端子、２は選択回路、３は電圧検出回路
である。
Claims (1)
- 書込み時に読出し動作用の電源電圧よりも高い電圧を
要する半導体記憶装置において、読出し時に使用する信
号端子を書込み時の高電圧電源端子にも共用し、且つチ
ップ内部には、該端子に印加される電圧のレベルを検出
する電圧検出回路と、該回路が前記高電圧を検出したと
き該端子の前記高電圧を内部の書込み読出し回路に与え
、該電圧検出回路が該高電圧より低い電圧を検出したと
き読出し動作用の電源電圧を該書込み読出し回路へ与え
る選択回路とを設けたことを特徴とする半導体記憶装置
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182417A JPS6161295A (ja) | 1984-08-31 | 1984-08-31 | 半導体記憶装置 |
| US06/759,980 US4782247A (en) | 1984-08-08 | 1985-07-29 | Decoder circuit having a variable power supply |
| DE8585109709T DE3585573D1 (de) | 1984-08-08 | 1985-08-02 | Dekodierschaltung in einem integrierten speicherchip. |
| KR1019850005581A KR900002910B1 (ko) | 1984-08-08 | 1985-08-02 | Ic메모리 칩내의 디코더회로 |
| EP85109709A EP0171718B1 (en) | 1984-08-08 | 1985-08-02 | Decoder circuit in an ic memory chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182417A JPS6161295A (ja) | 1984-08-31 | 1984-08-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161295A true JPS6161295A (ja) | 1986-03-29 |
| JPH059880B2 JPH059880B2 (ja) | 1993-02-08 |
Family
ID=16117919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182417A Granted JPS6161295A (ja) | 1984-08-08 | 1984-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574177A (ja) * | 1991-09-10 | 1993-03-26 | Fujitsu Ltd | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124442U (ja) * | 1978-02-17 | 1979-08-31 | ||
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| JPS5735422A (en) * | 1980-08-12 | 1982-02-26 | Toshiba Corp | Semiconductor circuit |
| JPS59127858A (ja) * | 1983-01-13 | 1984-07-23 | Seiko Epson Corp | 集積回路 |
-
1984
- 1984-08-31 JP JP59182417A patent/JPS6161295A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124442U (ja) * | 1978-02-17 | 1979-08-31 | ||
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| JPS5735422A (en) * | 1980-08-12 | 1982-02-26 | Toshiba Corp | Semiconductor circuit |
| JPS59127858A (ja) * | 1983-01-13 | 1984-07-23 | Seiko Epson Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574177A (ja) * | 1991-09-10 | 1993-03-26 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059880B2 (ja) | 1993-02-08 |
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