KR100206133B1 - 정적반도체 메모리장치 - Google Patents

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KR100206133B1
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윤종용
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Abstract

본 발명은 정적 반도체 메모리 장치를 공개한다. 그 장치는 센스 증폭기 인에이블 신호에 응답하여 인에이블되고 비트 라인쌍에 연결되어 비트 라인쌍으로 부터의 신호들을 각각 입력하여 증폭하기 위한 병렬 센스 증폭기, 프리차아지 신호에 응답하여 상기 반전 비트 라인을 풀업하기 위한 풀업 트랜지스터, 상기 비트 라인쌍의 반전 비트 라인과 접지사이에 연결되고 상기 센스 증폭기 인에이블 신호에 응답하여 상기 반전 비트 라인을 풀다운하기 위한 풀다운 트랜지스터, 및 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 공통점과 접지사이에 연결되어 상기 반전 비트 라인을 소정 전압으로 유지하기 위한 소정전압 유지수단으로 구성되어 있다. 따라서, 병렬 센스 증폭기를 이용하여 성능을 향상할 수 있다.

Description

정적 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 병렬 센스 증폭기를 사용할 수 있는 정적 반도체 메모리 장치에 관한 것이다.
종래의 6개의 트랜지스터로 구성되어 있는 정적 반도체 메모리 장치 셀의 출력값은 비트 라인쌍을 통하여 출력된다. 비트 라인쌍을 통하여 전송되는 값은 서로 반전되어 있고, 서로 반전된 출력은 센스 증폭기라는 증폭단을 거쳐 출력되게 된다. 이때, 비트 라인이 하이레벨이면 최종 출력은 하이레벨이고, 로우레벨이면 최종 출력은 로우레벨이 된다.
상술한 6개의 트랜지스터로 구성된 래치형 정적 반도체 메모리 장치의 셀은 데이타 입출력시 비트 라인쌍을 항상 사용하고, 이 두 라인은 센스 증폭기의 입력으로 사용된다. 즉, 이 두 라인을 공유하고 있는 행축으로 있는 셀들은 한 셀의 입출력시에 다른 셀들은 동작을 할 수가 없다. 이와같은 단점을 극복하기 위해서 비트 라인은 데이타 리드를 위해서 사용하고, 반전 비트라인은 데이타 라이트를 위해서 쓴다면 단일 포트 정적 반도체 메모리 장치의 셀을 마치 듀얼 포트 정적 반도체 메모리 장치의 셀처럼 사용할 수 있게 된다. 다시 말하면, 행축으로 쌓여 있는 정적 반도체 메모리 장치의 셀이라 하더라도 윗번지의 셀에는 라이트를 아래번지의 셀에는 리드를 진행할 수 있으며 이는 정적 반도체 메모리 장치를 사용하는 칩의 동작 성능을 두배로 향상시켜 줄 수 있다.
그러나, 센스 증폭기는 항상 짝으로 된 비트 라인과 반전 비트 라인의 값을 이용해 동작함으로 인해 종래에 사용되는 병렬 센스 증폭기를 사용할 수 없게 된다.
본 발명의 목적은 병렬 센스 증폭기를 정적 반도체 메모리 장치에 사용함으로써 성능을 향상시킬 수 있는 정적 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 정적 반도체 메모리 장치는 센스 증폭기 인에이블 신호에 응답하여 인에이블되고 비트 라인쌍에 연결되어 비트 라인쌍으로 부터의 신호들을 각각 입력하여 증폭하기 위한 병렬 센스 증폭기, 프리차아지 신호에 응답하여 상기 반전 비트 라인을 풀업하기 위한 풀업 트랜지스터, 상기 비트 라인쌍의 반전 비트 라인과 접지사이에 연결되고 상기 센스 증폭기 인에이블 신호에 응답하여 상기 반전 비트 라인을 풀다운하기 위한 풀다운 트랜지스터, 및 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 공통점과 접지사이에 연결되어 상기 반전 비트 라인을 소정 전압으로 유지하기 위한 소정전압 유지수단을 구비한 것을 특징으로 한다.
제1도는 본 발명의 정적 반도체 메모리 장치의 센스 증폭기의 구성을 나타내는 것이다.
제2도는 제1도에 나타낸 회로를 시뮬레이션한 결과 파형도이다.
첨부된 도면을 참고로 하여 본 발명의 정적 반도체 메모리 장치를 설명하면 다음과 같다.
제1도는 본 발명의 정적 반도체 메모리 장치의 센스 증폭기의 구성을 나타내는 것으로, 전원전압(Vcc)에 연결된 소오스 전극을 가진 PMOS트랜지스터(20), 전원전압(Vcc)에 연결된 소오스 전극과 PMOS트랜지스터(20)의 게이트 및 드레인 전극에 연결된 게이트 전극을 가진 PMOS트랜지스터(22), 반전 비트 라인으로 부터의 신호가 인가되는 노드(bitb)에 연결된 게이트 전극과 PMOS트랜지스터(22)의 드레인 전극에 연결된 드레인 전극을 가진 NMOS트랜지스터(24), 비트 라인으로 부터의 신호(bit)가 인가되는 게이트 전극과 PMOS트랜지스터(22)의 드레인 전극에 연결된 드레인 전극과 NMOS트랜지스터(24)의 소오스 전극에 연결된 소오스 전극을 가진 NMOS트랜지스터(26), 센스 증폭기 인에이블 신호(saen)가 인가되는 게이트 전극과 NMOS트랜지스터(24)의 소오스 전극에 연결된 드레인 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(28), 인버터(30)으로 구성된 병렬 센스 증폭기, 전원전압(Vcc)에 연결된 소오스 전극과 프리차아지 신호(pre)가 인가되는 게이트 전극과 노드(bitb)에 연결된 드레인 전극을 가진 PMOS트랜지스터(10), 노드(bitb)에 연결된 드레인 전극과 센스 증폭기 인에이블 신호(saen)가 인가되는 게이트 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(19), PMOS트랜지스터(10)의 드레인 전극에 연결된 게이트 전극들과 접지에 연결된 소오스 및 드레인 전극들을 가진 NMOS트랜지스터들(12, 14, 16, 18)로 구성되어 있다.
병렬 센스 증폭기를 제외한 구성은 노드(bitb)의 전압 레벨을 메모리 셀의 동작과는 상관없이 일정한 전압으로 만들어 주기 위한 것이다.
상술한 구성의 동작을 설명하면 다음과 같다.
센스 증폭기 인에이블 신호(saen)가 하이레벨이 되면 NMOS트랜지스터들(19, 28)이 온되어 증폭기가 동작을 시작하고, 노드(bitb)의 전압은 로우레벨로 된다. 노드(bitb)는 초기에 항상 하이레벨, 즉, 전원전압(Vcc) 레벨인데, 프리차아지 신호(pre)가 반주기의 동작 입력 클럭신호에 의해 로우레벨로 됨으로써 노드(bitb)를 하이레벨로 프리차아지하기 때문이다. 로우레벨로 천이하는 노드(bitb)는 게이트 캐패시턴스 값이 무척 큰 NMOS트랜지스터들(12, 14, 16, 18)과 채널 폭이 작고 채널 길이가 큰 NMOS트랜지스터(19)에 의해서 완전한 로우레벨의 값이 아니라 약 2.5V정도까지만 떨어지게 된다. 이 경우에, 신호(bit)가 하이레벨의 값이면 노드(bitb)의 전압 레벨보다 크기 때문에 증폭기는 하이레벨의 신호를 출력하고, 반대로, 신호(bit)가 로우레벨의 값이면 노드(bitb)의 전압 레벨보다 작기 때문에 로우레벨의 신호를 출력하게 된다.
제2도는 제1도에 나타낸 회로를 시뮬레이션한 결과 파형도로서, X축은 시간축으로 단위가 나노(nano)초이고, Y축은 전압축이다. 입력 조건은 동작 클럭이 80MHz이고, 클럭신호(CLK1)은 클럭이며, 신호(BIT)는 메모리 셀의 비트 라인 값이며, 신호(REF)는 반전 비트 라인의 값으로 노드(bitb)의 값이다. 신호(IDT)는 센스 증폭기의 출력값이다. 파형도에는 클럭의 2개의 주기만을 표시했는데 처음 클럭 주기에는 하이레벨의 값이, 다음 클럭 주기에서는 로우레벨의 값이 출력되는 것을 알 수 있다. 신호(BIT)의 값들은 이미 메모리 셀에 저장되어 있고 표시된 구간동안에 이 값을 리드하는 동작을 나타낸 것이다.
따라서, 본 발명의 정적 반도체 메모리 장치는 병렬 센스 증폭기를 이용하여 성능을 향상할 수 있다.

Claims (3)

  1. 센스 증폭기 인에이블 신호에 응답하여 인에이블되고 비트 라인쌍에 연결되어 비트 라인쌍으로 부터의 신호들을 각각 입력하여 증폭하기 위한 병렬 센스 증폭기;
    프리차아지 신호에 응답하여 상기 반전 비트 라인을 풀업하기 위한 풀업 트랜지스터;
    상기 비트 라인쌍의 반전 비트 라인과 접지사이에 연결되고 상기 센스 증폭기 인에이블 신호에 응답하여 상기 반전 비트 라인을 풀다운하기 위한 풀다운 트랜지스터; 및
    상기 풀업 트랜지스터 및 풀다운 트랜지스터의 공통점과 접지사이에 연결되어 상기 반전 비트 라인을 소정 전압으로 유지하기 위한 소정전압 유지수단을 구비한 것을 특징으로 하는 정적 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 풀다운 트랜지스터는 채널폭이 작고, 채널 길이가 긴 NMOS트랜지스터인 것을 특징으로 하는 정적 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 소정전압 유지수단은 상기 풀업 및 풀다운 트랜지스터의 공통점에 연결된 게이트 전극들과 접지에 연결된 소오스 및 드레인 전극들을 가진 4개의 NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 반도체 메모리 장치.
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