KR100253603B1 - 래치회로 및 래치회로를 포함하는 메모리시스템 - Google Patents

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요시노리 마츠이
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

고성능 중앙 처리 장치(CPU)(예를 들어, 고주파수에서 동작)를 이용하기 위하여, 메모리 장치는 메모리 셀에 접속되는 다수의 워드 라인을 갖는 메모리 셀 어레이, 제1클럭 신호에 따라 제1제어 신호를 래치하여 제2제어 신호를 발생하는 래치 회로와, 디코더가 제2제어 신호를 수신할 때 어드레스 신호에 응답하여 워드 라인 중 한 워드 라인을 선택하는 디코더를 포함한다. 그 래치 회로는 제1클럭 신호의 제1사이클 동안 제1제어 신호를 래치하는 제1래치부와 제1클럭 신호의 제2사이클 동안 제1제어 신호를 래치하는 제2래치부를 포함한다.

Description

래치 회로를 포함하는 메모리시스템
본 발명은 일반적으로 데이타 외부 입력을 래치하는 래치 회로를 갖는 반도체 장치에 관한 것으로, 특히 래치 회로내에 포함된 논리 회로에 관한 것이다.
메모리 장치가 외부 중앙 처리 장치(CPU)에 접속될 때, 메모리 장치는 CPU와 동기하여야 한다. 따라서, 정상적으로, 버퍼로서 기능을 하는 래치 회로는 CPU에 의해 출력된 클럭 신호에 응답하여 CPU의 데이타를 래치하기 위한 장치(예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM))에 형성된다.
제1도는 전통적인 (예를 들어, 관련된 기술이지만 종래의 기술은 아님) 단일-칩 DRAM 장치(1) 및 그 장치(1)를 동작시키는 CPU(2)를 도시한 도면이다. 그 CPU (2)는 명령(참조 부호 없음)을 수신하고, 그 명령에 따라 장치(1)를 동작시킨다. 그 장치(1)의 동작을 위해, CPU는 어드레스 신호, 클럭 신호(CLK), 로우 어드레스 스트로브(RAS) 신호, 칼럼 어드레스 스트로브(CAS) 및, 기록 인에이블(WE) 신호를 출력한다. 또한, 그 CPU(1)는 장치의 데이타를 판독하는 판독 동작에서 장치(1)의 데이타를 수신하고, 장치(1)의 에 대해서 데이타를 기록하는 기록 동작에서 장치(1)의 데이타를 출력한다.
장치(1)는 메모리 셀 어레이(4), 로우 디코더(3), 칼럼 디코더(6), 감지 증폭기(6), 입력 버퍼(7), 출력 버퍼(8), 어드레스 래치 회로(9), RAS 래치 회로 (10), CAS 래치 회로(11) 및, WE 래치 회로(12)를 포함한다. 그 회로(9-12)들에 상응하는 다수의 단자가 있다.
어드레스 래치 회로(9), RAS 래치 회로(10), CAS 래치 회로(11) 및, WE 래치 회로(12)는 어드레스 신호, 클럭 신호, RAS 신호, CAS 신호 및, 그 CLK 신호에 따라 각각 수신 및 래치한다. 그 래치 회로(10-12)는 동일하게 구성되어 있고, 어드레스 래치 회로(9)는 래치 회로(10-12)와 동일한 다수의 구조를 포함한다.
메모리 셀 어레이(4)는 다수의 워드 라인, 비트 라인 및 메모리 셀(예를 들어 DRAM 셀)을 포함한다.
로우 디코더(3)는 RAS 신호에 응답하여 어드레스 신호에 포함된 로우 어드레스를 디코드한다. RAS 래치 회로(10)가 액티브 레벨(예를 들어, "0")을 출력할 때, 로우 디코더는 로우 어드레스를 디코드하고, 메모리 셀 어레이(4)내의 한 워드 라인을 활성화한다.
칼럼 디코더(6)는 CAS 신호에 응답하여 어드레스 신호에 포함된 칼럼 어드레스를 디코드한다. 그 CAS 래치 회로(11)가 액티브 레벨(예를 들어, "0")을 출력할 때, 칼럼 디코더는 칼럼 어드레스를 디코드하고, 메모리 셀 어레이(4)에 대응하는 비트 라인(예를 들어, 칼럼)을 활성화한다.
감지 증폭기(6)는 로우 디코더(3) 및 칼럼 디코더(6)에 의해 선택된 메모리 셀의 데이타를 증폭하고, 증폭된 데이타를 판독 동작에서 출력 버퍼(8)에 출력한다. 기록 동작에 있어서, 감지 증폭기(6)는 입력 버퍼의 데이타를 수신하고 그 데이타를 증폭한다. 그 증폭된 데이타는 로우 디코더(3) 및 칼럼 디코더(6)에 의해 선택된 메모리 셀에 기록된다.
출력 버퍼(8)는 WE 래치 회로가 액티브 레벨(예를 들어 "1")을 출력할 때 활성화되고, 감지 증폭기(6)의 데이타를 CPU(2)에 출력한다. 그 입력 버퍼(7)는 WE 래치 회로가 액티브 레벨(예를 들어 "0")을 출력할 때 활성화되어, 그 CPU(2)의 데이타를 감지 증폭기(5)에 출력한다.
제2도는 래치 회로(10-12)의 구성을 설명하기 위한 도면이다. 그 래치 회로 (10-12)들은 내부 클럭 발생부(908) 및 래치 회로부(910)를 각각 포함한다. 그 내부 클럭 발생부(908)는 CPU(2)의 CLK 신호를 수신하여, 내부 클럭 신호(예를 들어, 증폭되거나 지연된 CLK 신호)를 발생한다. 그 래치 회로부(910)는 내부 클럭 신호 및 데이타(예를 들어, RAS 신호, CAS 신호 및 WE 신호)를 수신하여, 내부 클럭 신호에 응답하여 데이타를 래치한다.
제3도는 제2도의 구조의 상세한 회로도를 도시한 도면이다. 그 내부 클럭 발생부(908)는 CLK 신호를 증폭하기 위한 버퍼(100), 버퍼(100)의 출력(120)을 수신하여 내부 클럭을 발생하는 내부 클럭 발생기(101), 내부 클럭(102)을 지연하기 위해 직렬로 접속되는 인버터(900. 901)를 포함한다.
래치 회로부(910)는 인버터(901)의 출력(902)을 수신하는 인버터(905), 데이타(310)를 증폭하는 버퍼(300)와, 인버터(905)의 출력(906)을 수신하는 클럭 입력 노드(C), 버퍼(300)의 출력(304)을 수신하는 데이타 입력 노드(D) 및, 래치된 데이타를 라인(305)에 출력하는 데이타 출력 노드(Q)를 갖는 래치 회로부(907)를 포함한다.
인버터(901)의 출력과 인버터(905)의 입력 사이에는 기생 저항(903) 및 기생 용량(904)이 존재한다. 기생 저항(903) 및 기생 용량(904)의 값들은 내부 클럭 발생부(908) 및 래치 회로부(910)가 함께 비교적 폐쇄 형성된다면 비교적 낮게 된다.
제4도는 제3도에 도시된 내부 클럭 발생기(101)의 상세한 회로도이다. 그 내부 클럭 발생기(101)는 버퍼(100)의 출력 신호(120)를 수신하여 적당한 지연 시간을 제공하기 위해 직렬로 접속되는 인버터(600-604), 인버터(604)의 출력에 접속되는 한 입력 및 버퍼(100)의 출력 신호(120)를 수신하는 다른 입력을 갖는 NAND 논리 회로(605)와, NAND 논리 회로(605)의 출력을 반전하여 내부 클럭 발생기(101)의 출력 신호에 대하여 반전된 신호(102)를 출력하는 인버터(606)를 포함한다.
제5a도 및 b도는 제3도에 도시된 래치 회로(907)의 회로도이다. 제5도에 도시된 노드(D, C 및 Q)는 제5b도에 도시된 것과 같은 노드(D, C 및 Q)에 대응한다. 제5b도에 도시된 것 처럼, 래치 회로(907)는 노드(C)에 접속되는 게이트 및, 노드(D)와 인버터 (510)의 입력 사이에 접속되는 소스-드레인 경로를 갖는 N-형 금속 산화물 반도체 (MOS) 트랜지스터(501), 노드(C)에 접속되는 입력을 갖는 인버터(505), 인버터(505)의 출력에 접속되는 게이트 및, 노드(D)와 인버터(510)의 입력 사이에 접속되는 소스-드레인 경로를 갖는 P-형 금속 산화물 반도체(MOS) 트랜지스터(502), 인버터(510)의 출력에 접속되는 입력을 갖는 인버터(507), 인버터(505)의 출력에 접속되는 게이트 및, 인버터(510)의 입력과 인버터(507)의 출력 사이에 접속되는 소스-드레인 경로를 갖는 N-형 MOS 트랜지스터(508), 노드(C)에 접속되는 게이트 및, 인버터(510)의 입력과 인버터(507)의 출력 사이에 접속되는 소스-드레인 경로를 갖는 P-형 MOS 트랜지스터(509), 노드(C)에 접속되는 게이트 및, 인버터(510)의 출력과 인버터(514)의 입력 사이에 접속되는 소스-드레인 경로를 갖는 P-형 MOS 트랜지스터(503), 인버터(505)의 출력에 접속되는 게이트 및, 인버터(510)의 출력과 인버터(514)의 입력 사이에 접속되는 소스-드레인 경로를 갖는 N-형 MOS 트랜지스터(504), 인버터(514)의 출력에 접속되는 입력을 갖는 인버터(506), 인버터(505)의 출력에 접속되는 게이트 및, 인버터 (514)의 입력과 인버터(506)의 출력 사이에 접속되는 소스-드레인 경로를 갖는 P-형 MOS 트랜지스터(511)와, 노드(C)에 접속되는 게이트 및, 인버터(514)의 입력과 인버터(506)의 출력 사이에 접속되는 소스-드레인 경로를 갖는 N-형 MOS 트랜지스터(512)를 포함한다.
제6도는, CLK 신호의 사이클이 5ns(예를 들어, 주파수가 200 MHz)이고, 기생 저항(903) 및 기생 용량(904)이 약 250Ω 및 약 6pF(6 x 10-12F)를 각각 가질 때, 제3도에 도시된 회로의 타이밍도를 나타낸다. 이 경우에, 인버터(901)가 한 신호를 출력할 때로부터 인버터(905)의 입력의 전압이 신호의 고 또는 저 레벨의 90%가 될 때까지의 시간(예를 들어, 지연 시간)은 250 x 6 x 10-12= 1.5 x 10-9이기 때문에 약 1.5ns가 된다.
제6도에 도시된 것 처럼, CPU(2)의 CLK 신호는 버퍼(100)에 의해 증폭된다[제6도에서 신호(120) 참조]. 신호(120)는 내부 클럭 발생기(101)에 의해 지연된다[도(6)의 신호(102) 참조]. 신호(102)는 기생 저항(903) 및 기생 용량(904)으로 인하여 톱니 파형을 갖는다[제6도의 신호(902) 참조]. 인버터(905)는 신호(902)의 전압이 기준 전압의 절반 보다 크게 될 때 신호(906)를 불활성 레벨(예를 들어, "0")로 변경시키고, 신호(902)의 전압이 기준 전압의 절반 보다 작게 될 때 신호(906)를 활성 레벨(예를 들어, "1")로 변경시킨다[제6도의 신호(906) 참조].
이 경우에 있어서, 신호(906)는 50%의 듀티 사이클을 갖는다. 따라서, 래치 회로(907)는 데이타로서 신호(304)를 정확하게 래치한다.
그러나, 제7도에 도시된 것 처럼, 메모리 장치(1)가 CPU(2) 보다 더 높은 주파수(예를 들어, 4-ns 클럭 사이클)를 갖는 임의 CPU에 접속될 때 문제가 발생된다. 제6도에 도시된 것 처럼, 신호(902)에 대해서 0전압으로부터 기준 전압까지 상승시키거나, 기준 전압에서 0전압까지 강하시키기 위한 시간은 2.5ns가 요구된다. 그러나, 본 경우에 있어서, 클럭 사이클이 4-ns 클럭 사이클이기 때문에, 신호(902)에 대하여 적당히 상승 및 강하를 위한 충분한 시간은 존재하지 않는다. 결과적으로, 신호(906)는 기준 전압에 도달할 수 없으며, 또한, 신호(906)는 50%의 듀티 비율을 갖지 못한다.
결과적으로, 래치 회로(907)는 부정한 데이타를 래치하고, 그 장치(1)는 그러한 부정한 데이타로 인해 잘못 동작하게 된다. 따라서, 고성능 CPU(예를 들어, 고주파수로 동작하는 CPU)를 장치에 접속시키는 것은 어렵다.
본 발명의 목적은, 상기 통상적인 방법 및 구조의 상술한 문제점을 고려하여, 개선된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 한 클럭 신호에 응답하여 데이타를 래치하는 개선된 래치 회로를 제공하는 것이다.
한 관점에서, 본 발명에 따른 메모리 시스템은 메모리 셀에 접속되는 다수의 워드 라인을 갖는 메모리 셀 어레이, 디코더가 제2제어 신호를 수신할 때 어드레스 신호에 응답하여 워드 라인 중에 한 워드 라인을 선택하는 디코더와, 제1클럭 신호에 응답하여 제1제어 신호를 수신 및 래치하여 제2제어 신호를 출력하는 래치 회로를 갖는 메모리 시스템을 포함한다. 그 래치 회로는 제1클럭 신호의 제1사이클[예를 들어, 우수 사이클(even cycle)] 동안 제1제어 신호를 래치하는 제1래치부와 제1클럭 신호의 제2사이클[예를 들어, 기수 사이클(odd cycle)] 동안 제1제어 신호를 래치하는 제2래치부를 포함하는 것이 바람직하다.
본 발명의 유일하고 쉽지 않은 구조 및 방법에 따라, 제1래치부는 제1(우수) 사이클의 데이타를 래치하고, 제2래치부는 제2(기수) 사이클의 데이타를 래치한다. 따라서, 래치 회로는 심지어 CPU가 고주파수 출력 신호를 출력한다 해도 정확하게 데이타를 래치할 수 있고, 메모리 시스템은 CPU에 의해 정확하게 동작할 수 있다.
제1도는 통상적인 메모리 시스템을 설명하기 위한 도면.
제2도는 제1도의 메모리 시스템 내의 RAS 래치 회로(10)[또한 CAS 래치 회로(11) 및 WE 래치 회로]를 도시한 도면.
제3도는 제2도의 RAS 래치 회로(10)[또한 CAS 래치 회로(11) 및 WE 래치 회로]를 도시한 회로도.
제4도는 제3도의 내부 클럭 발생기(101)를 도시한 회로도.
제5a도 및 b도는 제3도의 래치 회로(907)를 도시한 도면.
제6도는 5-ns 클럭 사이클 동안 제3도의 RAS 래치 회로(10)[또한 CAS 래치 회로(11) 및 WE 래치 회로]의 신호들 사이의 관계를 도시한 타이밍도.
제7도는 4-ns 클럭 사이클 동안 제3도의 RAS 래치 회로(10)[또한 CAS 래치 회로(11) 및 WE 래치 회로]의 신호들 사이의 관계를 도시한 타이밍도.
제8도는 본 발명에 따른 제1실시예의 내부 클럭 발생부를 도시한 회로도.
제9도는 제8도의 카운터(103)를 도시한 회로도.
제10도는 본 발명에 따른 제1실시예의 래치 회로부를 도시한 회로도.
제11도는 4-ns 클럭 사이클 동안 제1실시예의 내부 클럭 발생부와 래치 회로부의 신호들 사이의 관계를 도시한 타이밍도.
제12도는 본 발명에 따른 제2실시예의 내부 클럭 발생부를 도시한 회로도.
제13도는 본 발명에 따른 제2실시예의 래치 회로부를 도시한 회로도.
제14도는 제13도의 래치 신호 발생기(312)(313)를 도시한 회로도.
제15도는 5-ns 클럭 사이클 동안 제2실시예의 내부 클럭 발생부와 래치 회로부의 신호들 사이의 관계를 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩 DRAM 장치 2 : CPU
3 : 로우 디코더 4 : 메모리 셀 어레이
5 :감지 증폭기 6 : 칼럼 디코더
7 : 입력 버퍼 8 : 출력 버퍼
9 : 어드레스 래치 회로 10 : RAS 래치 회로
11 : CAS 래치 회로 12 : WE 래치 회로
상기 목적 및 다른 목적, 관점 및 장점은 도면을 참고하여 본 발명의 양호한 실시예의 다음 상세한 설명으로부터 보다 쉽게 알 수 있다.
도면, 특히 제8-10도를 참조하면, 단일-칩 메모리 장치의 내부 클럭 발생부 및 래치 회로부가 본 발명의 제1실시예에 따라 도시되어 있다.
본 발명에 따른 단일-칩 메모리 장치는 제1도에 도시된 RAS 래치 회로(10), CAS 래치 회로(11), WE 래치 회로(12) 및 어드레스 래치 회로(9)에 대응하는 래치 회로들을 제외하고 제1도에 도시된 단일-칩 메모리 장치(1)의 것과 동일한 구조를 갖는다. 따라서, 본 발명에 따른 단일-칩 메모리 장치를 도시한 도면은 간결함을 위해 생략되어 있다. 본 발명에 따른 RAS 래치 회로, CAS 래치 회로 및 WE 래치 회로는 일반적으로, 제2도와 유사하지만 상이한 구조를 가지고 배열된 내부 클럭 발생부 및 래치부를 각각 갖는다. 이하에, 본 발명에 따른 내부 클럭 발생부 및 래치 회로부를 설명한다.
제8도는 본 발명의 제1실시예의 내부 클럭 발생부를 설명한다.
그 내부 클럭 발생부는 CLK 신호를 증폭하기 위한 버퍼(100), 버퍼(100)의 출력(120)을 수신하여 내부 클럭(102)을 발생하는 내부 클럭 발생기(101), 내부 클럭(102)의 사이클 보다 2배 큰 사이클을 갖는 신호(104)를 발생하는 카운터(103), 내부 클럭(102)을 수신하는 입력과 신호(104)를 수신하는 다른 입력을 갖는 NAND 논리 회로(105), 신호(104)를 수신하여 반전된 신호(108)를 출력하는 인버터(107), 내부 클럭(102)을 수신하는 입력과 반전된 신호(108)를 수신하는 다른 입력을 갖는 NAND 논리 회로(109), NAND 논리 회로(105)의 출력에 접속되는 입력을 가지고 반전된 신호(112)를 출력하는 인버터(110)와, NAND 논리 회로(109)의 출력에 접속되는 입력을 가지고 반전된 신호(113)를 출력하는 인버터(111)를 포함한다. 그 내부 클럭 발생기(101)는 제4도에 도시된 것과 유사한 구조를 갖는다.
제9도는 제8도의 카운터(103)의 상세한 구조를 도시한 도면이다. 그 카운터(103)는 래치 회로부(700)의 래치된 데이타(702)를 수신하여 신호(104)를 출력하는 인버터(701), 내부 클럭(102)을 수신하는 클럭 입력 노드(C), 신호(104)를 수신하는 데이타 입력 노드(D)와, 래치된 데이타(702)를 출력하는 데이타 출력 노드(Q)를 갖는 래치 회로(700)를 포함한다. 그 래치 회로(700)는 제5a도 및 제5b도에 도시된 것과 같은 동일한 구성을 갖는다.
제10도는 본 발명의 제1실시예의 래치 회로부를 설명하기 위한 도면이다.
그 래치 회로부는 데이타(310)를 증폭하여 증폭된 신호(304)를 출력하는 버퍼(300), 반전된 신호(112)를 수신하여 반전된 신호(307)를 출력하는 인버터(303), 반전된 신호(113)를 수신하여 반전된 신호(308)를 출력하는 인버터(306), 반전된 신호(307)를 수신하는 클럭 입력 노드(C), 증폭된 신호(304)를 수신하는 데이타 입력 노드(D)와, 래치된 데이타를 라인(305)에 출력하는 데이타 출력 노드(Q)를 갖는 래치 회로(301)와, 반전된 신호(108)를 수신하는 클럭 입력 노드(C), 증폭된 신호 (304)를 수신하는 데이타 입력 노드(D)와, 래치된 데이타를 라인(305)에 출력하는 데이타 출력 노드(Q)를 갖는 래치 회로(302)를 포함한다. 그 래치 회로(301 및 302)는 제5a도 및 제5b도에 도시된 것과 같은 동일한 구성을 갖는다.
제11도는 4-ns 사이클 CLK 신호와 기생 저항 및 기생 용량의 값들이 각각 약 250Ω 및 6pF(6 x 10-12F)을 갖는 제8도 내지 제10도에 도시된 회로의 타이밍도를 도시한 도면이다. 이 경우에 있어서, 인버터(303 및 306)가 신호를 출력할 때부터 입력의 전압들이 신호의 고 레벨 또는 저 레벨의 90%가 될 때의 시간(지연 시간)은 약 1.5 ns가 된다.
제11도에 도시된 것 처럼, 본 발명에 따른 메모리 장치의 외부적으로 형성된 CPU의 CLK 신호는 증폭 및 지연된다[제11도의 신호(102) 참조]. 신호(104 및 108)는 카운터(103)로 인하여 신호(102)의 사이클 보다 2배 큰 사이클(예를 들어, 8ns)을 갖는다. 그 신호(112 및 113)는 기생 저항 및 기생 용량으로 인해 톱니파 형태를 갖는다[제11도의 신호(112 및 113) 참조]. 인버터(303 및 306)는 신호(112 및 113)의 전압이 기준 전압의 절반 보다 크게 될 때 신호(112 및 113)를 비활성 레벨(예를 들어 "0")로 변경시키고, 신호(112 및 113)의 전압이 기준 전압의 절반 보다 작게 될 때 신호(112 및 113)를 활성 레벨(예를 들어 "1")로 변경시킨다[제11도의 신호 (307 및 308) 참조].
따라서, 래치 회로부(301 및 302)는 CLK 신호에 응답하여 차례로(예를 들어 교대로) 데이타를 래치한다. 예를 들어, 래치 회로(301)는 CLK 신호의 제1사이클(예를 들어, 기수 사이클)의 데이타를 래치하고, 래치 회로(302)는 CLK 신호의 제2사이클(예를 들어, 우수 사이클)의 데이타를 래치한다.
따라서, 제1실시예에 있어서, 래치 회로(301 및 302)는 데이타를 정확하게 래치한다. 그로 인해, 본 발명에 따른 메모리 장치는 심지어 고성능 CPU(예를 들어, 고주파수에서 동작)가 메모리 장치에 접속될 때에도 정확하게 동작한다.
제12도 내지 제14도는 본 발명의 제2실시예를 설명한다. 제8도 내지 제10도의 부분과 같은 제12도 내지 제14도의 동일한 부분은 제8도 내지 제10도의 동일한 참조 부호로 기재되어 있고, 간략히 하기 위해 그들 부분의 설명은 아래에서 생략한다.
제1제2도는 본 발명의 제2실시예의 내부 클럭 발생부를 설명하기 위한 도면이다. 그 내부 클럭 발생부는 CLK 신호를 증폭하기 위한 버퍼(100), 버퍼(100)의 출력(120)을 수신하여 내부 클럭(102)을 발생하는 내부 클럭 발생기(101), 내부 클럭(102)의 사이클 보다 2배 큰 사이클을 갖는 신호(104)를 발생하는 카운터 (103), 내부 클럭(102)을 수신하는 입력과 신호(104)를 수신하는 다른 입력을 갖는 NAND 논리 회로(202), 신호(104)를 수신하여 내부 신호(108)를 출력하는 인버터 (107), 내부 클럭(102)을 수신하여 반전된 신호(201)를 출력하는 인버터(200), 내부 클럭(102)을 수신하는 입력과 반전된 신호(108)를 수신하는 다른 입력을 수신하는 NAND 논리 회로(204), 신호(104)를 수신하는 입력과 반전된 신호(201)를 수신하는 다른 입력을 갖는 NOR 논리 회로(203), 반전된 신호(108)를 수신하는 입력과 반전된 신호(201)를 수신하는 다른 입력을 갖는 NOR 논리 회로(205), NAND 논리 회로(202)의 출력에 접속되는 게이트 및, 제1기준 전압(예를 들어, Vcc)과 라인 (212) 사이에 접속되는 소스-드레인 경로를 갖는 P-형 금속 산화물 반도체(MOS) 트랜지스터(206), NOR 논리 회로(203)의 출력에 접속되는 게이트 및, 제2기준 전압(예를 들어, 접지)과 라인(212) 사이에 접속되는 소스-드레인 경로를 갖는 N-형 MOS 트랜지스터(207), NAND 논리 회로(204)의 출력에 접속되는 게이트 및, 제1기준 전압(예를 들어, Vcc)과 라인(213) 사이에 접속되는 소스-드레인 경로를 갖는 P-형 MOS 트랜지스터(208)와, NOR 논리 회로(205)의 출력에 접속되는 게이트 및, 제2기준 전압(예를 들어, 접지)과 라인(213) 사이에 접속되는 소스-드레인 경로를 갖는 N-형 MOS 트랜지스터(209)를 포함한다.
그 내부 클럭 발생기(101)는 제4도에 도시된 것과 동일한 구조로 되어 있는 것이 바람직하고, 카운터(103)는제9도에 도시된 것과 동일한 구성을 갖는 것이 바람직하다.
제13도는 본 발명의 제2실시예의 래치 회로부를 도시한 도면이다.
그 래치 회로부는 데이타(310)를 증폭하여 증폭된 신호(304)를 출력하는 버퍼(300), 라인(212)에 접속되는 입력을 가지고 선정된 펄스폭을 갖는 신호(307)를 출력하는 래치 신호 발생기(312), 라인(213)에 접속되는 입력을 가지고 선정된 지연 시간으로 신호(308)를 출력하는 래치 신호 발생기(313), 신호(307)를 수신하는 클럭 입력 노드(C), 증폭된 신호(304)를 수신하는 데이타 입력 노드(D) 및, 래치된 데이타를 라인(305)에 출력하는 데이타 출력 노드(Q)를 갖는 래치 회로(301)와, 신호 (308)를 수신하는 클럭 입력 노드(C), 증폭된 신호(304)를 수신하는 데이타 입력 노드(D) 및, 래치된 데이타를 라인(305)에 출력하는 데이타 출력 노드(Q)를 갖는 래치 회로(302)를 포함한다. 그 래치 회로(301 및 302)는 제5a도 및 제5b도에 도시된 것과 동일한 구성을 갖는다.
제14도는 제13도의 래치 신호 발생기(312 및 313)의 상세한 구조를 도시한 도면이다. 그 래치 신호 발생기(312 및 313)는 적당한 지연 시간을 제공하기 위해 직렬로 접속되는 인버터(800-804)와, 인버터(804)의 출력에 접속되는 입력과 라인(212 및 213)에 접속되는 다른 입력을 갖는 NAND 논리 회로(805)를 각각 포함한다. 그 발생기 (312, 313)의 NAND 논리 회로(805)의 출력들은 신호(307 및 308)들을 각각 나타낸다. 인버터(800)의 입력은 대응하는 라인(212 및 213)에 접속되는다.
제15는 4-ns CLK 신호 사이클과 기생 저항 및 기생 용량의 값이 각각 약 250Ω 및 6pF(6 x 10-12F)을 갖는 제12도 내지 제14도에 도시된 회로의 타이밍도를 도시한 도면이다. 이 경우에 있어서, MOS 트랜지스터(206 및 207)(또는 208 및 209)가 신호를 출력할 때부터 래치 신호 발생기(312 및 313)의 입력 전압이 신호의 고 레벨 또는 저 레벨의 90%가 될 때의 시간(지연 시간)은 약 1.5 ns가 된다.
제15에 도시된 것 처럼, 본 발명에 따른 메모리 장치의 외부적으로 형성된 CPU의 CLK 신호는 증폭 및 지연된다[제15의 신호(102 및 201) 참조]. 신호(104 및 108)는 카운터(103)로 인하여 신호(102)의 사이클 보다 2배 큰 사이클(예를 들어, 8ns)을 갖는다. 그 라인(212 및 213) 상의 신호들은 기생 저항 및 기생 용량으로 인해 톱니파 형태를 갖는다[제15의 신호(212 및 213) 참조]. 인버터(303 및 306)는 신호(112 및 113)의 전압이 기준 전압의 절반 보다 크게 될 때 신호(112 및 113)를 비활성 레벨(예를 들어 "0")로 변경시키고, 신호(112 및 113)의 전압이 기준 전압의 절반 보다 작게 될 때 신호(112 및 113)를 활성 레벨(예를 들어 "1")로 변경시킨다[제11도의 신호(307 및 308) 참조].
따라서, 래치 회로부(301 및 302)는 CLK 신호에 응답하여 차례로(예를 들어 교대로) 데이타를 래치한다. 예를 들어, 래치 회로(301)는 CLK 신호의 제1사이클(예를 들어, 기수 사이클)의 데이타를 래치하고, 래치 회로(302)는 CLK 신호의 제2사이클(예를 들어, 우수 사이클)의 데이타를 래치한다. 또한, 그 래치 신호 발생기(312 및 313)는 선정된 타이밍으로 신호(307 및 308)를 발생하여 래치 회로(301 및 302)가 데이타를 정확히 래치하도록 한다.
따라서, 본 발명의 메모리 장치는 고성능 CPU(예를 들어, 고주파수에서 동작)가 메모리 장치에 접속될 때 보다 정확하고 바람직하게 동작한다.
상기는 내부 클럭 발생부와 래치 회로부를 RAS, CAS 및 WE 래치 회로와 함께 설명하였다. 그러나, 본 명세서를 전체적으로 고려할 때 본 기술 분야에 통상의 지식을 가진 자라면, 그들 회로가 본 발명의 장치 설계에 따른 다른 장치와 설계자의 요구 조건에 적당히 이용될 수 있음을 알 수 있다. 또한, 본 명세서를 전체적으로 고려할 때 본 기술 분야에 통상의 지식을 가진 자라면, 기생 저항 및 기생 용량의 값과 CPU의 클럭 사이클은 본 발명의 장치 설계에 따른 다른 장치와 설계자의 요구 조건에 적당히 변경시킬 수 있다.
비록, 본 발명은 여러 양호한 실시예를 통해 기술되어 있지만, 본 기술 분야에 통상의 지식을 가진 자라면 첨부된 특허 청구 범위의 정신 및 범위 내에서 여러 변경이 있을 수 있음을 알 수 있다.
본 발명의 메모리 장치는 고성능 CPU(예를 들어, 고주파수에서 동작)가 메모리 장치에 접속될 때 보다 정확하고 바람직하게 동작한다.

Claims (25)

  1. 메모리 셀들에 접속되는 다수의 워드 라인들을 가지는 메모리 셀 어레이; 제1클럭 신호에 응답하여 제1제어 신호를 수신 및 래치하고, 제2제어 신호를 발생하는 래치 회로; 및 상기 제2제어 신호를 수신할 때, 어드레스 신호에 응답하여 상기 워드 라인들 중 한 워드 라인을 선택하기 위한 디코더를 포함하고, 상기 래치 회로는 상기 제1클럭 신호의 제1사이클 동안 상기 제1제어 신호를 래치하기 위한 제1래치부; 및 상기 제1클럭 신호의 제2사이클 동안 상기 제1제어 신호를 래치하기 위한 제2래치부를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 래치 회로는 제1클럭 신호에 기초한 제2 및 제3클럭 신호를 발생하기 위한 내부 클럭 발생부를 더 포함하고, 상기 제1 및 제2래치부는 각각 제2 및 제3클럭 신호에 응답하여 상기 제1제어 신호를 래치하는 메모리 시스템.
  3. 제2항에 있어서. 상기 내부 클럭 발생부는, 상기 제1클럭 신호를 이용하여 제1내부 클럭 신호를 생성하기 위한 내부 클럭 발생기; 상기 제1내부 클럭 신호를 수신하고, 상기 제1내부 클럭 신호의 사이클 보다 큰 사이클을 가지는 제2내부 클럭 신호를 생성하기 위한 카운터; 상기 제1내부 클럭 신호를 수신하기 위한 제1입력, 제2내부 클럭 신호를 수신하기 위한 제2입력, 및 상기 제2클럭 신호를 출력하기 위한 출력을 가지는 제1NAND 논리 회로; 상기 제1내부 클럭 신호를 수신하기 위한 제1입력, 상기 제2내부 클럭 신호의 반전된 신호를 수신하기 위한 제2입력 및, 상기 제3클럭 신호를 출력하기 위한 출력을 가지는 제2NAND 논리 회로를 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 제1래치부는 상기 제2클럭 신호를 수신하기 위한 클럭 입력 노드, 상기 제1제어 신호를 수신하기 위한 데이타 입력 노드, 및 상기 제2제어 신호를 출력하기 위한 데이타 출력 노드를 가지는 제1회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서, 상기 제2래치부는 상기 제3클럭 신호를 수신하기 위한 클럭 입력 노드, 상기 제1제어 신호를 수신하기 위한 데이타 입력 노드, 및 상기 제2제어 신호를 출력하기 위한 데이타 출력 노드를 가지는 제2회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 카운터는, 상기 제1내부 클럭 신호를 수신하기 위한 클럭 입력 노드, 상기 제2내부 클럭 신호를 수신하기 위한 데이타 입력 노드, 및 데이타 출력 노드를 갖는 제3회로; 상기 제3회로의 상기 데이타 출력 노드의 출력을 수신하고, 상기 제2내부 클럭 신호를 출력하기 위한 제1인버터를 포함하는 메모리 시스템.
  7. 제6항에 있어서, 상기 제1, 제2및 제3회로는 각각, 상기 클럭 입력 노드에 접속되는 게이트, 및 상기 데이타 입력 노드와 제2인버터의 입력 사이에 접속된 소스-드레인 경로를 가지는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 클럭 입력 노드에 접속된 입력을 가지는 제3인버터; 상기 제3인버터에의 출력에 접속된 게이트, 및 상기 데이타 입력 노드와 상기 제2인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 가지는 제2MOS 트랜지스터; 상기 제2인버터의 출력에 접속된 입력을 갖는 제4인버터; 상기 제3인버터의 상기 출력에 접속된 게이트, 및 상기 제2인버터의 상기 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 가지는 제3MOS트랜지스터; 상기 클럭 입력 노드에 접속되는 게이트, 및 상기 제2인버터의 상기 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 가지는 제4MOS트랜지스터; 상기 클럭 입력 노드에 접속된 게이트를 가지는 제5MOS 트랜지스터; 상기 제5MOS 트랜지스터에 결합된 제5인버터로서, 상기 제5MOS트랜지스터 상기 제2인버터의 상기 출력과 상기 제5인버터의 입력 사이에 접속된 소스-드레인 경로를 가지는, 상기 제5인버터; 상기 제3인버터의 상기 출력에 접속된 게이트; 상기 제3인버터의 상기 출력에 접속된 게이트, 및 상기 제2인버터의 상기 출력과 상기 제5인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 가지는 제6MOS트랜지스터; 상기 제5인버터의 출력에 접속된 게읕, 및 상기 제5인버터의 상기 입력과 상기 제6인버터의 출력 사이에 접속된 소스-드레인 경로를 가지는 제7MOS 트랜지스터; 및 상기 클럭 입력 노드에 접속된 게이트, 및 상기 제5인버터의 상기 입력과 상기 제6인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 가지는 제8MOS트랜지스터를 포함하고, 상기 제5인버터의 상기 출력은 상기 데이타 출력 노드에 접속되어 있는 메모리 시스템.
  8. 제7항에 있어서, 상기 제1, 제3, 제6 및 제8MOS트랜지스터는 각각 제1전도형 MOS트랜지스터를 포함하고, 상기 제2, 제4, 제5 및 제7MOS트랜지스터는 제7MOS트랜지스터는 각각 제2전도형MOS트랜지스터를 포함하는 메모리 시스템.
  9. 제8항에 있어서, 상기 제1전도형은 N-형태를 포함하고, 상기 제2전도형은 P-형태를 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 내부 클럭 발생기는, 상기 제1클럭 신호를 수신하고, 지연된 신호를 출력하는 지연 회로; 상기 제1클럭 신호를 수신하기 위한 제1입력, 및 상기 지연된 신호를 수신하기 위한 제2입력을 가지는 제3NAND 논리 회로; 및 상기 제3NAND 논리 회로의 출력을 수신하고, 상기 제1내부 클럭 신호를 출력하기 위한 제7인버터를 포함하는 메모리 시스템.
  11. 제1항에 있어서, 상기 시스템은 단일 반도체 칩으로 형성되는 메모리 시스템.
  12. 제1항에 있어서, 상기 제1클럭 신호 및 상기 제1제어 신호는 오프-칩(off-chip) 중앙 처리 장치에 의해 출력되는 메모리 시스템.
  13. 제2항에 있어서, 상기 내부 클럭 발생부는, 상기 제1내부 클럭 신호를 수신하고, 상기 제1내부 클럭 신호의 사이클 보다 큰 사이클을 가지는 제2내부 클럭 신호를 생성하기 위한 카운터; 상기 제1내부 클럭 신호를 수신하기 위한 제1입력, 및 상기 제2내부 클럭 신호를 수신하기 위한 제2입력을 가지는 제2NAND 논리 회로; 상기 제2내부 클럭 신호를 수신하기 위한 제1입력, 및 상기 제1내부 클럭 신호의 반전된 신호를 수신하기 위한 제2입력을 가지는 제1NOR 논리 회로; 상기 제2내부 클럭 신호의 상기 반전된 신호를 수신하기 위한 제1입력, 및 상기 제1내부 클럭 신호의 상기 반전된 신호를 수신하기 위한 제2입력을 가지는 제2NOR 논리 회로; 상기 제1내부 클럭 신호의 상기 반전된 신호를 수신하기 위한 제2입력을 가지는 제2NOR 논리 회로; 상기 제1NAND 논리 회로의 출력을 수신하기 위한 게이트, 및 제1기준 전압과 제1노드 사이에 접속된 소스-드레인 경로를 가지는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 제1NOR 논리 회로의 출력을 수신하기 위한 게이트, 및 제2기준 전압과 상기 제1노드 사이에 접속된 소스-드레인 경로를 가지는 제2MOS 트랜지스터; 상기 제2NAND 논리 회로의 출력을 수신하기 위한 게이트, 및 상기 제1기준 전압과 제2노드 사이에 접속된 소스-드레인 경로를 가지는 제3MOS 트랜지스터; 및 상기 제2NOR 논리 회로의 출력을 수신하기 위한 게이트, 및 상기 제2기준 전압과 상기 제2노드 사이에 접속된 소스-드레인 경로를 가지는 제4MOS트랜지스터를 포함하고, 상기 제2클럭 신호는 상기 제1노드로부터 출력되고, 상기 제3클럭 신호는 상기 제2노드로부터 출력되는 메모리 시스템.
  14. 제13항에 있어서, 상기 제1래치부는, 상기 제2클럭 신호를 수신하고, 제1래치 신호를 출력하기 위한 제1래치 신호 발생기; 및 상기 제1래치 신호를 수신하기 위한 클럭 입력 노드, 상기 제1제어 신호를 수신하기 위한 데이타 입력 노드, 및 제2제어 신호를 출력하기 위한 데이타 출력 노드를 가지는 제1회로를 포함하는메모리 시스템.
  15. 제14항에 있어서, 상기 제2래치부는, 상기 제3클럭 신호를 수신하고, 제2래치 신호를 출력하기 위한 제2래치 신호 발생기; 및 상기 제2래치 신호를 수신하기 위한 클럭 입력 노드, 상기 제1제어 신호를 수신하기 위한 데이타 입력 노드, 및 제2제어 신호를 출력하기 위한 데이타 출력 노드를 가지는 제2회로를 포함하는 메모리 시스템.
  16. 제15항에 있어서, 상기 제1래치 신호 발생기는, 상기 제2클럭 신호를 수신하고, 제1지연된 신호를 출력하는 제1지연 회로; 및 상기 제2클럭 신호를 수신하기 위한 제1입력, 및 상기 제1지연된 신호를 수신하기 위한 제2입력을 가지는 제3NAND 논리 회로를 포함하고, 상기 제1래치 신호는 상기 제3NAND 논리 회로의 출력으로부터 출력되는 메모리 시스템.
  17. 제16항에 있어서, 상기 제2래치 신호 발생기는, 상기 제3클럭 신호를 수신하여 제2지연된 신호를 출력하기 위한 제2지연 회로; 및 제3클럭 신호를 수신하기 위한 제1입력, 및 상기 제2지연된 신호를 수신하기 위한 제2입력을 가지는 제4NAND 논리 회로를 포함하고, 상기 제2래치 신호는 상기 제4NAND 논리 회로의 출력으로부터 출력되는 것을 메모리 시스템.
  18. 제17항에 있어서, 상기 카운터는, 상기 제1내부 클럭 신호를 수신하기 위한 클럭 입력 노드, 상기 제2내부 클럭 신호를 입력하기 위한 데이타 입력 노드, 및 데이타 출력 노드를 갖는 제3회로; 및 상기 제3회로의 상기 데이타 출력 노드의 출력을 수신하고, 상기 제2내부 클럭 신호를 출력하기 위한 제1인버터를 포함하는 메모리 시스템.
  19. 제18항에 있어서, 상기 제1, 제2 및 제3회로는 각각, 상기 클럭 입력 노드에 접속된 게이트를 가지는 제5금속 산화물 반도체(MOS) 트랜지스터; 상기 제1MOS 트랜지스터에 결합된 제2인버터로서, 상기 제1MOS트랜지스터는 상기 데이타 입력 노드와 상기 제2인버터의 입력 사이에 접속된 소스-드레인 경로를 가지는, 상기 제2인버터; 상기 클럭 입력 노드에 접속된 입력을 가지는 제3인버터; 상기 제3인버터의 출력에 접속된 게이트 및, 및 상기 데이타 입력 노드와 상기 제2인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 가지는 제6MOS 트랜지스터; 상기 제2인버터의 출력에 접속된 입력을 갖는 제4인버터; 상기 제3인버터의 상기 출력에 접속된 게이트 및, 및 상기 제2인버터의 상기 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 가지는 제7MOS트랜지스터; 상기 클럭 입력 노드에 접속된 게이트, 및 상기 제2인버터의 상기 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 가지는 제8MOS트랜지스터; 상기 클럭 입력 노드에 접속된 게이트 및, 및 상기 제2인버터의 상기 출력과 제5인버터의 입력 사이에 접속된 소스-드레인 경로를 가지는 제9MOS 트랜지스터; 상기 제3인버터의 상기 출력에 접속된 게이트 및, 및 상기 제2인버터의 상기 출력과 제5인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 가지는 제10MOS 트랜지스터; 상기 제5인버터의 출력에 접속된 입력을 가지는 제6인버터; 상기 제3인버터의 상기 출력에 접속된 게이트, 및 상기 제5인버터의 상기 입력과 상기 제6인버터의 출력 사이에 접속된 소스-드레인 경로를 가지는 제11MOS 트랜지스터와; 상기 클럭 입력 노드에 접속된 게이트, 및 상기 제5인버터의 상기 입력과 상기 제6인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 가지는 제12MOS 트랜지스터를 포함하고, 상기 제5인버터의 상기 출력은 상기 데이타 출력 노드에 접속된 메모리 시스템.
  20. 제19항에 있어서, 상기 제5, 제7, 제10 및 제12MOS 트랜지스터는 제1전도형 MOS트랜지스터를 각각 포함하고, 상기 제6, 제8, 제9 및 제11MOS트랜지스터는 제2전도형 MOS트랜지스터를 포함하는 메모리 시스템.
  21. 제20 항에 있어서, 상기 제1전도형은 N-형태를 포함하고, 상기 제2전도형은 P-형태를 포함하는 메모리 시스템.
  22. 제21항에 있어서, 상기 내부 클럭 발생기는, 상기 제1클럭 신호를 수신하고, 지연된 신호를 출력하기 위한 지연 회로; 상기 제1클럭 신호를 수신하기 위한 제1입력, 및 상기 지연된 신호를 수신하기 위한 제2입력을 가지는 제5NAND 논리 회로; 및 상기 제3NAND 논리 회로의 출력을 수신하고, 상기 제1내부 클럭 신호를 출력하기 위한 제7인버터를 포함하는 메모리 시스템.
  23. 제22항에 있어서, 상기 제1클럭 신호 및 제1제어 신호는 오프-칩 중앙 처리 장치에 의해 출력되는 것을 메모리 시스템.
  24. 제1클럭 신호의 제1사이클 동안 제1제어 신호를 래치하고, 제2제어 신호를 출력하기 위한 제1래치부; 및 상기 제1클럭 신호의 제2사이클 동안 상기 제1제어 신호를 래치하고, 상기 제2제어 신호를 출력하기 위한 제2래치부를 포함하는 래치 회로.
  25. 제24항에 있어서, 상기 제1클럭 신호에 기초한 제2 및 제3클럭 신호를 생성하기 위한 내부 클럭 발생부를 더 포함하고, 상기 제1 및 제2래치부는 각각 상기 제2 및 상기 제3클럭 신호에 응답하여 상기 제1제어 신호를 래치하는 래치 회로.
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