JP2988392B2 - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JP2988392B2 JP2988392B2 JP8227780A JP22778096A JP2988392B2 JP 2988392 B2 JP2988392 B2 JP 2988392B2 JP 8227780 A JP8227780 A JP 8227780A JP 22778096 A JP22778096 A JP 22778096A JP 2988392 B2 JP2988392 B2 JP 2988392B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Static Random-Access Memory (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ集積回
路に関し、特に外部より少なくとも１種以上の制御クロ
ックが入力される半導体メモリ集積回路に関する。
路に関し、特に外部より少なくとも１種以上の制御クロ
ックが入力される半導体メモリ集積回路に関する。
【０００２】
【従来の技術】動作周波数１００ＭＨｚ以上の性能を有
するＣＰＵが搭載されたシステムにおいては、そのＣＰ
Ｕの性能を最大限引き出し、システム全体の性能を向上
させるために、キャッシュメモリが用いられる。当然な
がら、システム性能を最大とするには、キャッシュメモ
リの最大動作周波数も、システムの動作周波数に追従し
なければならない。また、システム全体の動作を考える
と、キャッシュメモリの動作周波数のみならず、キャッ
シュメモリの出力する有効データの保持時間の大きさも
重要な要因となる。
するＣＰＵが搭載されたシステムにおいては、そのＣＰ
Ｕの性能を最大限引き出し、システム全体の性能を向上
させるために、キャッシュメモリが用いられる。当然な
がら、システム性能を最大とするには、キャッシュメモ
リの最大動作周波数も、システムの動作周波数に追従し
なければならない。また、システム全体の動作を考える
と、キャッシュメモリの動作周波数のみならず、キャッ
シュメモリの出力する有効データの保持時間の大きさも
重要な要因となる。
【０００３】昨今、このような状況の中で、キャッシュ
メモリには、従ってシステム上には、システム能力向上
を目的として、主に入力信号の取り込み用の入力制御ク
ロックと、主に出力信号のラッチ制御用の出力制御クロ
ックを用いる方式が、導入されている。
メモリには、従ってシステム上には、システム能力向上
を目的として、主に入力信号の取り込み用の入力制御ク
ロックと、主に出力信号のラッチ制御用の出力制御クロ
ックを用いる方式が、導入されている。
【０００４】以下では、キャッシュメモリにおける２種
類のクロック、すなわち入力制御クロックと出力制御ク
ロックとを用いた回路動作について説明する。
類のクロック、すなわち入力制御クロックと出力制御ク
ロックとを用いた回路動作について説明する。
【０００５】図９は、入力制御クロックと出力制御クロ
ックとを用いた従来技術のキャッシュメモリの構成をブ
ロック図にて示したものである。図９において、５１は
アドレスレジスタ、５２はメモリセルアレイ、５３は出
力データラッチ、５４は入力データレジスタ、ＩＮ０は
アドレスレジスタ５１への入力信号線、ＩＮ２はアドレ
スレジスタ５１からの出力信号線、ＯＵＴ０は出力デー
タラッチ５３への入力信号線、ＯＵＴ１は出力データラ
ッチ５３からの出力信号線、Ｋ１は入力信号の取り込み
用の制御クロック、Ｋ２は出力信号のラッチ制御用の出
力制御クロックをそれぞれ示している。
ックとを用いた従来技術のキャッシュメモリの構成をブ
ロック図にて示したものである。図９において、５１は
アドレスレジスタ、５２はメモリセルアレイ、５３は出
力データラッチ、５４は入力データレジスタ、ＩＮ０は
アドレスレジスタ５１への入力信号線、ＩＮ２はアドレ
スレジスタ５１からの出力信号線、ＯＵＴ０は出力デー
タラッチ５３への入力信号線、ＯＵＴ１は出力データラ
ッチ５３からの出力信号線、Ｋ１は入力信号の取り込み
用の制御クロック、Ｋ２は出力信号のラッチ制御用の出
力制御クロックをそれぞれ示している。
【０００６】図１０は、アドレスレジスタ５１の構成を
示すブロック図である。図１０において、ＩＮ０とＩＮ
２は、図９のものと同じであり、アドレスレジスタ５１
への入力信号線とアドレスレジスタ５１からの出力信号
線をそれぞれ示している。ＩＦ１は、制御クロックＫ１
の立ち上がり信号を受けて保持状態に入るフリップフロ
ップ、ＩＦ２は制御クロックＫ１の立ち下がり信号を受
けて保持状態に入るフリップフロップ、ＩＮ１はフリッ
プフロップＩＦ１の出力信号線でありフリップフロップ
ＩＦ２の入力信号線でもある。
示すブロック図である。図１０において、ＩＮ０とＩＮ
２は、図９のものと同じであり、アドレスレジスタ５１
への入力信号線とアドレスレジスタ５１からの出力信号
線をそれぞれ示している。ＩＦ１は、制御クロックＫ１
の立ち上がり信号を受けて保持状態に入るフリップフロ
ップ、ＩＦ２は制御クロックＫ１の立ち下がり信号を受
けて保持状態に入るフリップフロップ、ＩＮ１はフリッ
プフロップＩＦ１の出力信号線でありフリップフロップ
ＩＦ２の入力信号線でもある。
【０００７】アドレスレジスタ５１は、制御クロックＫ
１により制御されるこの２つのフリップフロップＩＦ
１、ＩＦ２により構成されている。アドレスが制御クロ
ックＫ１によりメモリセルアレイ５２に取り込まれ、メ
モリセルアレイ５２中の該当するアドレス番地にアクセ
スして有効データを出力データラッチ５３に出力する。
１により制御されるこの２つのフリップフロップＩＦ
１、ＩＦ２により構成されている。アドレスが制御クロ
ックＫ１によりメモリセルアレイ５２に取り込まれ、メ
モリセルアレイ５２中の該当するアドレス番地にアクセ
スして有効データを出力データラッチ５３に出力する。
【０００８】さらに、そのデータを出力データラッチ５
３に取り込み、適切に出力データとして出力保持する。
３に取り込み、適切に出力データとして出力保持する。
【０００９】図１１は、出力データラッチ５３の構成を
示すブロック図である。ＯＵＴ０とＯＵＴ１は、出力デ
ータラッチ５３への入力信号線と出力データラッチ５３
からの出力信号線であり、図９に示したものと同じであ
る。ＯＦ１は制御クロックＫ２の立ち下がり信号を受け
て保持状態に入るフリップフロップである。制御クロッ
クＫ２がハイレベルの期間は、フリップフロップＯＦ１
は開放状態とされ、ＯＵＴ０のレベルがＯＵＴ１に伝播
される。一方、制御クロックＫ２がロウレベルの期間
は、ＯＵＴ０のレベルはＯＵＴ１には伝播されず、ＯＵ
Ｔ１のレベルが保持される（例えばフリップフロップＯ
Ｆ１は制御クロックＫ２のハイレベルからロウレベルへ
変化する時点のＯＵＴ１の値を保持する）。
示すブロック図である。ＯＵＴ０とＯＵＴ１は、出力デ
ータラッチ５３への入力信号線と出力データラッチ５３
からの出力信号線であり、図９に示したものと同じであ
る。ＯＦ１は制御クロックＫ２の立ち下がり信号を受け
て保持状態に入るフリップフロップである。制御クロッ
クＫ２がハイレベルの期間は、フリップフロップＯＦ１
は開放状態とされ、ＯＵＴ０のレベルがＯＵＴ１に伝播
される。一方、制御クロックＫ２がロウレベルの期間
は、ＯＵＴ０のレベルはＯＵＴ１には伝播されず、ＯＵ
Ｔ１のレベルが保持される（例えばフリップフロップＯ
Ｆ１は制御クロックＫ２のハイレベルからロウレベルへ
変化する時点のＯＵＴ１の値を保持する）。
【００１０】次に、信号波形図を用いて、図９に示した
キャッシュメモリの基本動作について説明する。図１２
は、制御クロックＫ１およびＫ２に、期待されている波
形が入力された場合についての波形図である。ここでは
基本動作を説明するために、あるリード（読み出し）シ
ーケンスを例に説明する。
キャッシュメモリの基本動作について説明する。図１２
は、制御クロックＫ１およびＫ２に、期待されている波
形が入力された場合についての波形図である。ここでは
基本動作を説明するために、あるリード（読み出し）シ
ーケンスを例に説明する。
【００１１】まず、制御クロックＫ１に同期して信号線
ＩＮ０に有効期間ｔｔ５０のアドレス“Ａ１”がアドレ
スレジスタ５１に与えられる。また制御クロックＫ１に
同期して信号線ＩＮ１にアドレス“Ａ１”が伝えられ、
最終的にはメモリセルアレイ部５２の入力としてＩＮ２
へと伝えられる。
ＩＮ０に有効期間ｔｔ５０のアドレス“Ａ１”がアドレ
スレジスタ５１に与えられる。また制御クロックＫ１に
同期して信号線ＩＮ１にアドレス“Ａ１”が伝えられ、
最終的にはメモリセルアレイ部５２の入力としてＩＮ２
へと伝えられる。
【００１２】サイクルｔｔ５１にわたってアドレス“Ａ
１”が、内部アドレスとして保持される。
１”が、内部アドレスとして保持される。
【００１３】そして、このアドレス“Ａ１”に応じた有
効データ“Ｄ１”が、時刻（時間）Ｔ５２に、出力デー
タラッチ５３のＯＵＴ０に入力される。この有効データ
“Ｄ１”の有効期間はｔｔ５３である。
効データ“Ｄ１”が、時刻（時間）Ｔ５２に、出力デー
タラッチ５３のＯＵＴ０に入力される。この有効データ
“Ｄ１”の有効期間はｔｔ５３である。
【００１４】前述の通り、出力データラッチ５３の開放
状態の期間、すなわち制御クロックＫ２のハイレベルの
期間（＝ｔｔ５４）に、有効データ“Ｄ１”がＯＵＴ０
から伝播され、時間Ｔ５５にＯＵＴ１に出力される。
状態の期間、すなわち制御クロックＫ２のハイレベルの
期間（＝ｔｔ５４）に、有効データ“Ｄ１”がＯＵＴ０
から伝播され、時間Ｔ５５にＯＵＴ１に出力される。
【００１５】その後、時刻Ｔ５６に、制御クロックＫ２
がロウレベルになると、出力データラッチ５３は保持状
態になり、ＯＵＴ１で有効データ“Ｄ１”が保持され
る。
がロウレベルになると、出力データラッチ５３は保持状
態になり、ＯＵＴ１で有効データ“Ｄ１”が保持され
る。
【００１６】時刻Ｔ５７に、制御クロックＫ２がハイレ
ベルになると、出力データラッチ５３は開放状態にな
り、ＯＵＴ０の不確定データが伝播され、時刻Ｔ５９に
ＯＵＴ１に出力される。この場合、ＯＵＴ１における出
力データの有効期間ｔｔ５８となる。
ベルになると、出力データラッチ５３は開放状態にな
り、ＯＵＴ０の不確定データが伝播され、時刻Ｔ５９に
ＯＵＴ１に出力される。この場合、ＯＵＴ１における出
力データの有効期間ｔｔ５８となる。
【００１７】図１３は、サイクル１において、制御クロ
ックＫ２に期待されている幅ｔｔ５４より短い幅ｔｔ６
０のハイレベルの制御クロックＫ２が入力された場合の
動作を説明するためのタイミング波形図である。図１３
において、ＯＵＴ０までの動作は、前述の図１２の場合
と同じである。
ックＫ２に期待されている幅ｔｔ５４より短い幅ｔｔ６
０のハイレベルの制御クロックＫ２が入力された場合の
動作を説明するためのタイミング波形図である。図１３
において、ＯＵＴ０までの動作は、前述の図１２の場合
と同じである。
【００１８】図１３を参照して、制御クロックＫ２に、
期待されている幅よりも短い幅ｔ６０のハイレベルが入
力され、時刻Ｔ６１にロウレベルに変化してしまい、出
力データラッチ５３は保持状態になる。しかし、この時
刻Ｔ６１は、出力データラッチ５３は、有効データ“Ｄ
１”がＯＵＴ０に到達する時刻Ｔ６２よりも早いため
に、有効データ“Ｄ１”を保持できず、それ以前の不確
定データを保持してしまうことになる。すなわち有効デ
ータ“Ｄ１”を出力できない状態である。
期待されている幅よりも短い幅ｔ６０のハイレベルが入
力され、時刻Ｔ６１にロウレベルに変化してしまい、出
力データラッチ５３は保持状態になる。しかし、この時
刻Ｔ６１は、出力データラッチ５３は、有効データ“Ｄ
１”がＯＵＴ０に到達する時刻Ｔ６２よりも早いため
に、有効データ“Ｄ１”を保持できず、それ以前の不確
定データを保持してしまうことになる。すなわち有効デ
ータ“Ｄ１”を出力できない状態である。
【００１９】この場合、出力データラッチ５３の出力Ｏ
ＵＴ１における出力データの有効時間をｔｔ６２とする
と、ｔｔ６２＝０である。当然ながらメモリとしては不
良品である。
ＵＴ１における出力データの有効時間をｔｔ６２とする
と、ｔｔ６２＝０である。当然ながらメモリとしては不
良品である。
【００２０】図１４は、サイクル１において制御クロッ
クＫ２に期待されている幅ｔｔ５４よりも長い幅ｔｔ６
３のハイレベルの制御クロックが入力された場合につい
ての動作を説明するためのタイミング波形図である。図
１４において、ＯＵＴ０までの動作は、前述の図１２の
場合と同じである。
クＫ２に期待されている幅ｔｔ５４よりも長い幅ｔｔ６
３のハイレベルの制御クロックが入力された場合につい
ての動作を説明するためのタイミング波形図である。図
１４において、ＯＵＴ０までの動作は、前述の図１２の
場合と同じである。
【００２１】図１４を参照して、制御クロックＫ２に、
期待されている幅よりも長い幅ｔ６３のハイレベルが入
力され、時刻Ｔ６４にロウレベルに変化し、出力データ
ラッチ５３は保持状態になる。しかし、この時刻Ｔ６４
は、有効データ“Ｄ１”のＯＵＴ０における有効時間Ｔ
６５よりも遅いために、出力データラッチ５３は、有効
データ“Ｄ１”を保持できず、それ以後の不確定データ
を保持してしまうことになる。すなわち、有効データ
“Ｄ１”を最小値ｔ６６の時間しか、出力できない状態
である。
期待されている幅よりも長い幅ｔ６３のハイレベルが入
力され、時刻Ｔ６４にロウレベルに変化し、出力データ
ラッチ５３は保持状態になる。しかし、この時刻Ｔ６４
は、有効データ“Ｄ１”のＯＵＴ０における有効時間Ｔ
６５よりも遅いために、出力データラッチ５３は、有効
データ“Ｄ１”を保持できず、それ以後の不確定データ
を保持してしまうことになる。すなわち、有効データ
“Ｄ１”を最小値ｔ６６の時間しか、出力できない状態
である。
【００２２】この場合、出力データラッチ５３の出力Ｏ
ＵＴ１における出力データの有効時間をｔｔ６７とする
と、通常の場合の出力データの有効時間ｔｔ５８（図１
２参照）と比べた場合、ｔｔ５８>>ｔｔ６７（ｔｔ６７
はｔｔ５８よりも大幅に短時間）となり、システム上Ｃ
ＰＵが、有効データとして確認するのに、不十分となっ
てしまう。当然ながら、この場合もメモリとしては不良
品である。
ＵＴ１における出力データの有効時間をｔｔ６７とする
と、通常の場合の出力データの有効時間ｔｔ５８（図１
２参照）と比べた場合、ｔｔ５８>>ｔｔ６７（ｔｔ６７
はｔｔ５８よりも大幅に短時間）となり、システム上Ｃ
ＰＵが、有効データとして確認するのに、不十分となっ
てしまう。当然ながら、この場合もメモリとしては不良
品である。
【００２３】
【発明が解決しようとする課題】上記したように、従来
の半導体メモリ集積回路では、出力信号のラッチ制御の
ための制御クロックの立ち下がり時間が前後にばらつい
た場合、特に、立ち下がり時間が早まった場合には、出
力データラッチ部で全く有効データをラッチできずに、
有効データを出力できない状況を発生させるという問題
点を有している。さらに、特に、立ち下がり時間が遅く
なった場合には、出力データラッチ部で有効データを適
切にラッチできずに、不確定データをラッチしてしま
い、システム上のＣＰＵが有効データを認識するのに、
不十分な有効時間の出力となる状況を発生させてしまう
という問題点も有している。
の半導体メモリ集積回路では、出力信号のラッチ制御の
ための制御クロックの立ち下がり時間が前後にばらつい
た場合、特に、立ち下がり時間が早まった場合には、出
力データラッチ部で全く有効データをラッチできずに、
有効データを出力できない状況を発生させるという問題
点を有している。さらに、特に、立ち下がり時間が遅く
なった場合には、出力データラッチ部で有効データを適
切にラッチできずに、不確定データをラッチしてしま
い、システム上のＣＰＵが有効データを認識するのに、
不十分な有効時間の出力となる状況を発生させてしまう
という問題点も有している。
【００２４】一般的に、システム上のクロックにおい
て、立ち上がり信号の時間と、立ち下がり信号の時間を
共に精度良く制御することは難しく、通常、システムに
とって、より重要な立ち上がり時間の精度を良くする
と、立ち下がり時間の方の精度は著しく悪くなる。
て、立ち上がり信号の時間と、立ち下がり信号の時間を
共に精度良く制御することは難しく、通常、システムに
とって、より重要な立ち上がり時間の精度を良くする
と、立ち下がり時間の方の精度は著しく悪くなる。
【００２５】すなわち、上述の出力信号のラッチ制御の
ための制御クロックの立ち下がり時間が前後にばらつく
ことは容易に発生する状況であり、この結果、上記した
通り、メモリの動作がシステム上で不十分となる状況も
容易に発生する。
ための制御クロックの立ち下がり時間が前後にばらつく
ことは容易に発生する状況であり、この結果、上記した
通り、メモリの動作がシステム上で不十分となる状況も
容易に発生する。
【００２６】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、半導体メモリ集積
回路において、システム上のメモリ制御クロックの立ち
下がりの時間的精度が十分でない場合においても、適切
な時間に有効なデータを出力し、かつシステム上のＣＰ
Ｕが出力データを有効データとして認識するのに十分な
有効時間を持たせることを可能とした半導体記憶装置を
提供することにある。
なされたものであって、その目的は、半導体メモリ集積
回路において、システム上のメモリ制御クロックの立ち
下がりの時間的精度が十分でない場合においても、適切
な時間に有効なデータを出力し、かつシステム上のＣＰ
Ｕが出力データを有効データとして認識するのに十分な
有効時間を持たせることを可能とした半導体記憶装置を
提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリ集積回路は、入力の取り込み
に用いられる第１の外部クロック入力と、出力の更新に
用いられる第２の外部クロック入力とを有するクロック
同期式半導体メモリ集積回路において、前記第２の外部
クロック入力の立ち上がりを受けてメモリデータの有効
出力値の保持状態を解除する信号を発生させ、前記第２
の外部クロック入力の立ち上がりに続く前記第１の外部
クロック入力の立ち上がりを受けてメモリデータの有効
出力値の保持状態を開始させる手段を備えたことを特徴
とする。
め、本発明の半導体メモリ集積回路は、入力の取り込み
に用いられる第１の外部クロック入力と、出力の更新に
用いられる第２の外部クロック入力とを有するクロック
同期式半導体メモリ集積回路において、前記第２の外部
クロック入力の立ち上がりを受けてメモリデータの有効
出力値の保持状態を解除する信号を発生させ、前記第２
の外部クロック入力の立ち上がりに続く前記第１の外部
クロック入力の立ち上がりを受けてメモリデータの有効
出力値の保持状態を開始させる手段を備えたことを特徴
とする。
【００２８】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００２９】図１は、本発明の実施の形態のキャッシュ
メモリの構成をブロック図にて示したものである。図１
において、１はアドレスレジスタ、２はメモリセルアレ
イ、３は出力データラッチ、４は入力データレジスタ、
５はラッチクロック発生回路、ＩＮ０はアドレスレジス
タ１への入力信号線、ＩＮ２はアドレスレジスタ１から
の出力信号線、ＯＵＴ０は出力データラッチ３への入力
信号線、ＯＵＴ１は出力データラッチ３からの出力信号
線、Ｋ１は主に入力信号の取り込み用の制御クロック、
Ｋ２は出力信号のラッチ制御のための制御クロック、Ｋ
３は前記制御クロックＫ１とＫ２から作られる最終的な
出力信号のラッチ制御用の出力制御クロックをそれぞれ
示している。
メモリの構成をブロック図にて示したものである。図１
において、１はアドレスレジスタ、２はメモリセルアレ
イ、３は出力データラッチ、４は入力データレジスタ、
５はラッチクロック発生回路、ＩＮ０はアドレスレジス
タ１への入力信号線、ＩＮ２はアドレスレジスタ１から
の出力信号線、ＯＵＴ０は出力データラッチ３への入力
信号線、ＯＵＴ１は出力データラッチ３からの出力信号
線、Ｋ１は主に入力信号の取り込み用の制御クロック、
Ｋ２は出力信号のラッチ制御のための制御クロック、Ｋ
３は前記制御クロックＫ１とＫ２から作られる最終的な
出力信号のラッチ制御用の出力制御クロックをそれぞれ
示している。
【００３０】図２は、アドレスレジスタ１の構成を示す
ブロック図である。図２において、ＩＮ０とＩＮ２は、
アドレスレジスタ１への入力信号線とアドレスレジスタ
１からの出力信号線であり、図１のものと同じである。
ＩＦ１は、制御クロックＫ１の立ち上がり信号を受けて
保持状態に入るフリップフロップ、ＩＦ２は制御クロッ
クＫ１の立ち下がり信号を受けて保持状態に入るフリッ
プフロップ、ＩＮ１はフリップフロップＩＦ１の出力信
号線でありフリップフロップＩＦ２の入力信号線でもあ
る。
ブロック図である。図２において、ＩＮ０とＩＮ２は、
アドレスレジスタ１への入力信号線とアドレスレジスタ
１からの出力信号線であり、図１のものと同じである。
ＩＦ１は、制御クロックＫ１の立ち上がり信号を受けて
保持状態に入るフリップフロップ、ＩＦ２は制御クロッ
クＫ１の立ち下がり信号を受けて保持状態に入るフリッ
プフロップ、ＩＮ１はフリップフロップＩＦ１の出力信
号線でありフリップフロップＩＦ２の入力信号線でもあ
る。
【００３１】アドレスレジスタ１は、制御クロックＫ１
により制御されるこの２つのフリップフロップＩＦ１、
ＩＦ２により構成され、アドレスが制御クロックＫ１に
よりメモリセルアレイ２に取り込まれ、メモリセルアレ
イ２中の該当するアドレス番地にアクセスして、有効デ
ータを出力データラッチ３に出力する。
により制御されるこの２つのフリップフロップＩＦ１、
ＩＦ２により構成され、アドレスが制御クロックＫ１に
よりメモリセルアレイ２に取り込まれ、メモリセルアレ
イ２中の該当するアドレス番地にアクセスして、有効デ
ータを出力データラッチ３に出力する。
【００３２】さらに、そのデータを出力データラッチ３
に取り込み、適切に出力データとして出力し保持する。
に取り込み、適切に出力データとして出力し保持する。
【００３３】図３は、出力データラッチ３の構成を示す
ブロック図である。ＯＵＴ０とＯＵＴ１は、出力データ
ラッチ３への入力信号線と出力データラッチ３からの出
力信号線であり、図１のものと同じである。ＯＦ１は制
御クロックＫ３の立ち下がり信号を受けて保持状態に入
るフリップフロップである。制御クロックＫ３がハイレ
ベルの期間は、フリップフロップＯＦ１は開放状態でＯ
ＵＴ０のレベルがＯＵＴ１に伝播され、また制御クロッ
クＫ２がロウレベルの期間は、ＯＵＴ０のレベルはＯＵ
Ｔ１に伝播されずにＯＵＴ１のレベルは保持される。
ブロック図である。ＯＵＴ０とＯＵＴ１は、出力データ
ラッチ３への入力信号線と出力データラッチ３からの出
力信号線であり、図１のものと同じである。ＯＦ１は制
御クロックＫ３の立ち下がり信号を受けて保持状態に入
るフリップフロップである。制御クロックＫ３がハイレ
ベルの期間は、フリップフロップＯＦ１は開放状態でＯ
ＵＴ０のレベルがＯＵＴ１に伝播され、また制御クロッ
クＫ２がロウレベルの期間は、ＯＵＴ０のレベルはＯＵ
Ｔ１に伝播されずにＯＵＴ１のレベルは保持される。
【００３４】図４は、出力制御クロックＫ３の発生回路
５の構成を示すブロック図である。
５の構成を示すブロック図である。
【００３５】図４において、ＫＧは、クロック発生ブロ
ックを示している。
ックを示している。
【００３６】クロック発生ブロックＫＧは、制御クロッ
クＫ１の立ち上がりと制御クロックＫ２の立ち上がりを
用いて、出力制御クロックＫ３を発生させる。
クＫ１の立ち上がりと制御クロックＫ２の立ち上がりを
用いて、出力制御クロックＫ３を発生させる。
【００３７】図５にタイミング波形図として示すよう
に、制御クロックＫ２の立ち上がりを受けて出力制御ク
ロックＫ３の立ち上がりを発生させ、制御クロックＫ１
の立ち上がりを受けて出力制御クロックＫ３の立ち下が
りを発生させる。
に、制御クロックＫ２の立ち上がりを受けて出力制御ク
ロックＫ３の立ち上がりを発生させ、制御クロックＫ１
の立ち上がりを受けて出力制御クロックＫ３の立ち下が
りを発生させる。
【００３８】上記した本発明の実施の形態をより詳細に
説明すべく、本発明の実施例についてタイミング波形図
を用いて以下に説明する。
説明すべく、本発明の実施例についてタイミング波形図
を用いて以下に説明する。
【００３９】まず、本発明の実施例として、図１に示し
た回路構成の基本動作について説明する。図６は、制御
クロックＫ２の立ち下がり時間がばらついていない場
合、言い換えると、制御クロックＫ１およびＫ２には共
に、期待されている制御クロックが入力された場合につ
いてのメモリの動作を説明するためのタイミング波形図
である。ここでは、基本動作を説明するために、あるリ
ードシーケンスを例に説明する。
た回路構成の基本動作について説明する。図６は、制御
クロックＫ２の立ち下がり時間がばらついていない場
合、言い換えると、制御クロックＫ１およびＫ２には共
に、期待されている制御クロックが入力された場合につ
いてのメモリの動作を説明するためのタイミング波形図
である。ここでは、基本動作を説明するために、あるリ
ードシーケンスを例に説明する。
【００４０】制御クロックＫ１に同期して信号線ＩＮ０
に有効期間ｔｔ０のアドレス“Ａ１”がアドレスレジス
タ１に与えられる。また、制御クロックＫ１に同期して
図２中の信号線ＩＮ１にアドレス“Ａ１”が伝えられ、
最終的にはメモリセルアレイ部２の入力としてＩＮ２へ
と伝えられる。
に有効期間ｔｔ０のアドレス“Ａ１”がアドレスレジス
タ１に与えられる。また、制御クロックＫ１に同期して
図２中の信号線ＩＮ１にアドレス“Ａ１”が伝えられ、
最終的にはメモリセルアレイ部２の入力としてＩＮ２へ
と伝えられる。
【００４１】サイクル時間と同じｔｔ１にわたってアド
レス“Ａ１”が内部アドレスとして保持される。これに
よって有効データ“Ｄ１”が、時刻Ｔ２に出力データラ
ッチ３のＯＵＴ０に入力される。この有効データ“Ｄ
１”の有効期間はｔｔ３である。
レス“Ａ１”が内部アドレスとして保持される。これに
よって有効データ“Ｄ１”が、時刻Ｔ２に出力データラ
ッチ３のＯＵＴ０に入力される。この有効データ“Ｄ
１”の有効期間はｔｔ３である。
【００４２】前述の通り、出力データラッチ３が開放状
態の期間、すなわち制御クロックＫ２の立ち上がりの時
刻Ｔ３と、時間的にそれの次に続く、制御クロックＫ１
の立ち上がりの時刻Ｔ４によって決められる、制御クロ
ックＫ３のハイレベルの期間ｔｔ５に、有効データ“Ｄ
１”がＯＵＴ０から伝播され、時刻Ｔ６にＯＵＴ１に出
力される。
態の期間、すなわち制御クロックＫ２の立ち上がりの時
刻Ｔ３と、時間的にそれの次に続く、制御クロックＫ１
の立ち上がりの時刻Ｔ４によって決められる、制御クロ
ックＫ３のハイレベルの期間ｔｔ５に、有効データ“Ｄ
１”がＯＵＴ０から伝播され、時刻Ｔ６にＯＵＴ１に出
力される。
【００４３】その後、時刻Ｔ７に、制御クロックＫ３が
ロウレベルになると、出力データラッチ３は保持状態に
なり、ＯＵＴ１に有効データ“Ｄ１”が保持される。
ロウレベルになると、出力データラッチ３は保持状態に
なり、ＯＵＴ１に有効データ“Ｄ１”が保持される。
【００４４】時刻Ｔ８に、制御クロックＫ３がハイレベ
ルになると、出力データラッチ３は開放状態となり、Ｏ
ＵＴ０の不確定データが伝播され、時刻Ｔ９にＯＵＴ１
に出力される。この場合、出力データラッチ３の出力Ｏ
ＵＴ１における出力データの有効期間はｔｔ１０とな
る。
ルになると、出力データラッチ３は開放状態となり、Ｏ
ＵＴ０の不確定データが伝播され、時刻Ｔ９にＯＵＴ１
に出力される。この場合、出力データラッチ３の出力Ｏ
ＵＴ１における出力データの有効期間はｔｔ１０とな
る。
【００４５】図７は、制御クロックＫ２の立ち下がり時
間が期待されていた場合よりも早い方にずれた場合、す
なわちサイクル１において制御クロックＫ２に期待され
ている幅ｔｔ５よりも短い幅ｔｔ１１のハイレベルの制
御クロックが入力された場合についてメモリの内部動作
を説明するためのタイミング波形図である。ＯＵＴ０ま
での動作は前述の図６の場合と同じである。
間が期待されていた場合よりも早い方にずれた場合、す
なわちサイクル１において制御クロックＫ２に期待され
ている幅ｔｔ５よりも短い幅ｔｔ１１のハイレベルの制
御クロックが入力された場合についてメモリの内部動作
を説明するためのタイミング波形図である。ＯＵＴ０ま
での動作は前述の図６の場合と同じである。
【００４６】制御クロックＫ２には、期待されている幅
よりも短い幅ｔｔ１１のハイレベルが入力されている
が、出力データラッチ３が開放状態となる期間（制御ク
ロックＫ３のハイレベル期間）は、制御クロックＫ２の
立ち上がりの時刻Ｔ１２と、時間的に、これに続く、制
御クロックＫ１の立ち上がりの時刻Ｔ１３と、によって
決められる。
よりも短い幅ｔｔ１１のハイレベルが入力されている
が、出力データラッチ３が開放状態となる期間（制御ク
ロックＫ３のハイレベル期間）は、制御クロックＫ２の
立ち上がりの時刻Ｔ１２と、時間的に、これに続く、制
御クロックＫ１の立ち上がりの時刻Ｔ１３と、によって
決められる。
【００４７】図７を参照して、制御クロックＫ３のハイ
レベルの期間ｔｔ１４に、出力データラッチ３は開放状
態とされ、有効データ“Ｄ１”が、ＯＵＴ０から伝播さ
れ、時間Ｔ１５にＯＵＴ１に出力される。
レベルの期間ｔｔ１４に、出力データラッチ３は開放状
態とされ、有効データ“Ｄ１”が、ＯＵＴ０から伝播さ
れ、時間Ｔ１５にＯＵＴ１に出力される。
【００４８】その後、時刻Ｔ１６に、制御クロックＫ３
がロウレベルになると、出力データラッチ３は保持状態
になり、ＯＵＴ１には有効データ“Ｄ１”が保持され
る。
がロウレベルになると、出力データラッチ３は保持状態
になり、ＯＵＴ１には有効データ“Ｄ１”が保持され
る。
【００４９】時刻Ｔ１７に、制御クロックＫ３がハイレ
ベルになると、出力データラッチ３は開放状態になり、
ＯＵＴ０の不確定データが伝播され、時刻Ｔ１８に、Ｏ
ＵＴ１に出力される。この場合、ＯＵＴ１における出力
データの有効期間は、制御クロックＫ２の立ち下がり時
間が期待されていた場合よりも早い方にずれたにもかか
わらず、制御クロックＫ２の立ち下がり時間が期待され
ていた場合と同様に、ｔｔ１０となる。
ベルになると、出力データラッチ３は開放状態になり、
ＯＵＴ０の不確定データが伝播され、時刻Ｔ１８に、Ｏ
ＵＴ１に出力される。この場合、ＯＵＴ１における出力
データの有効期間は、制御クロックＫ２の立ち下がり時
間が期待されていた場合よりも早い方にずれたにもかか
わらず、制御クロックＫ２の立ち下がり時間が期待され
ていた場合と同様に、ｔｔ１０となる。
【００５０】図８は、制御クロックＫ２の立ち下がり時
間が期待されていた場合よりも遅い方にずれた場合、す
なわちサイクル１において制御クロックＫ２に期待され
ている幅ｔｔ５より長い幅ｔｔ１９のハイレベルの制御
クロックが入力された場合についてメモリ内部動作を説
明するためのタイミング波形図である。ＯＵＴ０までの
動作は前述の図６の場合と同じである。
間が期待されていた場合よりも遅い方にずれた場合、す
なわちサイクル１において制御クロックＫ２に期待され
ている幅ｔｔ５より長い幅ｔｔ１９のハイレベルの制御
クロックが入力された場合についてメモリ内部動作を説
明するためのタイミング波形図である。ＯＵＴ０までの
動作は前述の図６の場合と同じである。
【００５１】制御クロックＫ２には、期待されている幅
より長い幅ｔ１９のハイレベルが入力されているが、出
力データラッチ３が開放状態の期間は、制御クロックＫ
２の立ち上がりの時刻Ｔ２０と、時間的に、次に続く、
制御クロックＫ１の立ち上がりの時刻Ｔ２１によって決
められる。
より長い幅ｔ１９のハイレベルが入力されているが、出
力データラッチ３が開放状態の期間は、制御クロックＫ
２の立ち上がりの時刻Ｔ２０と、時間的に、次に続く、
制御クロックＫ１の立ち上がりの時刻Ｔ２１によって決
められる。
【００５２】制御クロックＫ３のハイレベルの期間ｔｔ
２２に、有効データ“Ｄ１”がＯＵＴ０から伝播され、
時刻Ｔ２３にＯＵＴ１に出力される。その後、時刻Ｔ２
４に制御クロックＫ３がロウレベルになると、出力デー
タラッチ３は保持状態になり、ＯＵＴ１には有効データ
“Ｄ１”が保持される。
２２に、有効データ“Ｄ１”がＯＵＴ０から伝播され、
時刻Ｔ２３にＯＵＴ１に出力される。その後、時刻Ｔ２
４に制御クロックＫ３がロウレベルになると、出力デー
タラッチ３は保持状態になり、ＯＵＴ１には有効データ
“Ｄ１”が保持される。
【００５３】時刻Ｔ２４に、制御クロックＫ３がハイレ
ベルになると、出力データラッチ３は開放状態になり、
ＯＵＴ０の不確定データが伝播され、時間Ｔ２６にＯＵ
Ｔ１に出力される。この場合、出力データラッチ３の出
力ＯＵＴ１における出力データの有効期間は、制御クロ
ックＫ３の立ち下がり時間が期待されていた場合よりも
遅い方にずれたにもかかわらず、制御クロックＫ２の立
ち下がり時間が期待されていた場合と同様に、ｔｔ１０
となる。
ベルになると、出力データラッチ３は開放状態になり、
ＯＵＴ０の不確定データが伝播され、時間Ｔ２６にＯＵ
Ｔ１に出力される。この場合、出力データラッチ３の出
力ＯＵＴ１における出力データの有効期間は、制御クロ
ックＫ３の立ち下がり時間が期待されていた場合よりも
遅い方にずれたにもかかわらず、制御クロックＫ２の立
ち下がり時間が期待されていた場合と同様に、ｔｔ１０
となる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
出力データラッチ部において、データラッチ解除のトリ
ガーとして有効データ出力の該当サイクルの出力ラッチ
制御用のクロックの時間的に精度良い立ち上がり信号を
用い、データラッチ開始のトリガーとして有効データ出
力の該当サイクルの次サイクルの入力信号取り込み用の
クロックの時間的に精度良い立ち上がり信号を用いるよ
うに構成された出力データラッチ制御クロック発生回路
を備えたことにより、時間的に精度良い出力データラッ
チ制御クロックが発生させることが可能となり、これに
より上記した問題点を改善したものである。
出力データラッチ部において、データラッチ解除のトリ
ガーとして有効データ出力の該当サイクルの出力ラッチ
制御用のクロックの時間的に精度良い立ち上がり信号を
用い、データラッチ開始のトリガーとして有効データ出
力の該当サイクルの次サイクルの入力信号取り込み用の
クロックの時間的に精度良い立ち上がり信号を用いるよ
うに構成された出力データラッチ制御クロック発生回路
を備えたことにより、時間的に精度良い出力データラッ
チ制御クロックが発生させることが可能となり、これに
より上記した問題点を改善したものである。
【００５５】その結果、本発明によれば、半導体メモリ
集積回路のＣＰＵの搭載されているシステムへの適応性
が向上するとともに、システム全体の性能も向上すると
いう効果を有する。
集積回路のＣＰＵの搭載されているシステムへの適応性
が向上するとともに、システム全体の性能も向上すると
いう効果を有する。
【図１】本発明の実施の形態の半導体記憶装置のリード
系の構成を示すブロック図である。
系の構成を示すブロック図である。
【図２】本発明の実施の形態のアドレス入力レジスタの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の実施の形態の出力データラッチの構成
を示すブロック図である。
を示すブロック図である。
【図４】本発明の実施の形態の出力制御クロックＫ３の
発生回路の構成を示すブロック図である。
発生回路の構成を示すブロック図である。
【図５】本発明の実施の形態における出力制御クロック
Ｋ３の発生回路の動作を示すタイミング図である。
Ｋ３の発生回路の動作を示すタイミング図である。
【図６】本発明の一実施例として、制御クロックＫ２の
立ち下がり時間がばらついていない場合のメモリの内部
動作を説明する波形図である。
立ち下がり時間がばらついていない場合のメモリの内部
動作を説明する波形図である。
【図７】本発明の一実施例として、制御クロックＫ２の
立ち下がり時間が期待されていた場合よりも早い方にず
れた場合のメモリの内部動作を説明する波形図である。
立ち下がり時間が期待されていた場合よりも早い方にず
れた場合のメモリの内部動作を説明する波形図である。
【図８】本発明の一実施例として、制御クロックＫ２の
立ち下がり時間が期待されていた場合よりも遅い方にず
れた場合のメモリの内部動作を説明する波形図である。
立ち下がり時間が期待されていた場合よりも遅い方にず
れた場合のメモリの内部動作を説明する波形図である。
【図９】従来例のリード系のブロック図である。
【図１０】アドレス入力レジスタの構成を示すブロック
図である。
図である。
【図１１】出力データラッチの構成を示すブロック図で
ある。
ある。
【図１２】従来技術において、制御クロックＫ２の立ち
下がり時間がばらついていない場合のメモリの内部動作
を説明する波形図である。
下がり時間がばらついていない場合のメモリの内部動作
を説明する波形図である。
【図１３】従来技術において、制御クロックＫ２の立ち
下がり時間が期待されていた場合よりも早い方にずれた
場合のメモリの内部動作を説明する波形図である。
下がり時間が期待されていた場合よりも早い方にずれた
場合のメモリの内部動作を説明する波形図である。
【図１４】従来技術において、制御クロックＫ２の立ち
下がり時間が期待されていた場合よりも遅い方にずれた
場合のメモリの内部動作を説明する波形図である。
下がり時間が期待されていた場合よりも遅い方にずれた
場合のメモリの内部動作を説明する波形図である。
１ アドレスレジスタ ２ メモリセルアレイ ３ 出力データラッチ ４ 入力データラッチ ５ ラッチクロック発生回路
Claims (2)
- 【請求項１】入力の取り込みに用いられる第１の外部ク
ロック入力と、出力の更新に用いられる第２の外部クロ
ック入力とを有するクロック同期式半導体メモリ集積回
路において、 前記第２の外部クロック入力の立ち上がりを受けてメモ
リデータの有効出力値の保持状態を解除する信号を発生
させ、前記第２の外部クロック入力の立ち上がりに続く
前記第１の外部クロック入力の立ち上がりを受けてメモ
リデータの有効出力値の保持状態を開始させる手段を備
えたことを特徴とする半導体メモリ集積回路。 - 【請求項２】アドレス及び／又はデータの入力を取り込
むための入力制御クロックと、データの出力を取り込む
ための出力制御クロックと、を備えたクロック同期制御
方式の半導体記憶装置において、 前記入力制御クロックと前記出力制御クロックの同一方
向の遷移エッジから、メモリセルアレイからの読み出し
データをラッチする出力データラッチ回路のデータ保持
状態を規定する制御信号を生成する手段を備えた、こと
を特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227780A JP2988392B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体メモリ集積回路 |
| US08/907,947 US6023442A (en) | 1996-08-09 | 1997-08-11 | Semiconductor integrated circuit memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227780A JP2988392B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055669A JPH1055669A (ja) | 1998-02-24 |
| JP2988392B2 true JP2988392B2 (ja) | 1999-12-13 |
Family
ID=16866273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227780A Expired - Fee Related JP2988392B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体メモリ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6023442A (ja) |
| JP (1) | JP2988392B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3538375B2 (ja) * | 2000-09-25 | 2004-06-14 | 株式会社 沖マイクロデザイン | フィールドメモリ |
| US6480439B2 (en) * | 2000-10-03 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100437454B1 (ko) * | 2002-07-30 | 2004-06-23 | 삼성전자주식회사 | 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템 |
| KR101131570B1 (ko) * | 2010-11-15 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530677A (en) * | 1994-08-31 | 1996-06-25 | International Business Machines Corporation | Semiconductor memory system having a write control circuit responsive to a system clock and/or a test clock for enabling and disabling a read/write latch |
| KR0147706B1 (ko) * | 1995-06-30 | 1998-09-15 | 김주용 | 고속 동기형 마스크 롬 |
| JP2907081B2 (ja) * | 1995-09-26 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3252678B2 (ja) * | 1995-10-20 | 2002-02-04 | 日本電気株式会社 | 同期式半導体メモリ |
| JPH09148907A (ja) * | 1995-11-22 | 1997-06-06 | Nec Corp | 同期式半導体論理装置 |
| JPH09231743A (ja) * | 1996-02-22 | 1997-09-05 | Mitsubishi Electric Corp | 同期型半導体記憶装置および試験方法 |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
| JP3612634B2 (ja) * | 1996-07-09 | 2005-01-19 | 富士通株式会社 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
-
1996
- 1996-08-09 JP JP8227780A patent/JP2988392B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-11 US US08/907,947 patent/US6023442A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6023442A (en) | 2000-02-08 |
| JPH1055669A (ja) | 1998-02-24 |
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| JPS6226743B2 (ja) |
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