JP3458406B2 - インターフェース回路 - Google Patents
インターフェース回路Info
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- JP3458406B2 JP3458406B2 JP07661093A JP7661093A JP3458406B2 JP 3458406 B2 JP3458406 B2 JP 3458406B2 JP 07661093 A JP07661093 A JP 07661093A JP 7661093 A JP7661093 A JP 7661093A JP 3458406 B2 JP3458406 B2 JP 3458406B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＩＣとメモリなどの外
部素子との間でデータをやりとりするためのインタフェ
ース回路に関するものである。 【０００２】 【従来の技術】近年、集積回路のクロックの高速化が顕
著であり、バッファの遅延時間や外部素子のアクセス時
間に依存せずに正しいデータ伝送を行うことが可能なイ
ンターフェース回路が重要視されている。 【０００３】以下、図３、図４を用いて従来のインター
フェース回路を説明する。図３において、１、６、８は
内部遅延時間tdを有するフリップフロップである。２、
４、５はバッファであり遅延時間をtdbuf とする。３、
７は遅延時間tdinv を持ったインバータである。９はＩ
Ｃを表し、１０はホールド時間tdis、アクセス時間tac
、出力不定期間tnd を持った外部素子である。 【０００４】以上のように構成されたインターフェース
回路について、以下図４を用いてその動作を説明する。 【０００５】図４は、図３に示す従来例のタイミングチ
ャートを示したものである。最初にデータａがクロック
ＣＫＡでフリップフロップ１にラッチされる。外部素子
１０の入力信号ｂには、フリップフロップ１とバッファ
２の遅延時間が伴い、クロックＭＣＫで外部素子１０に
取り込まれる。外部素子１０の出力信号ｃはアクセス時
間tac 後に出力が開始され、クロックＭＣＫの次の立ち
上がり時からホールド時間tdisの間出力の正確性が保証
される。 【０００６】フリップフロップ６の入力信号ｄは、バッ
ファ５によりｃに対してtdbuf 時間遅れる。この入力信
号ｄは、クロックＣＫＡの反転クロックＣＫＢでフリッ
プフロップ６にラッチされる。最後にフリップフロップ
８によって、クロックＣＫＡに同期してデータｆが出力
される。 【０００７】 【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、クロック周期と外部素子のアクセス時間
の差が小さく、かつバッファの遅延時間が半導体の拡散
プロセスによってばらついた場合、ミスラッチを生ずる
という問題点を有していた。例えば図３の構成で外部素
子としてアクセス時間が２５ns、ホールド時間が６ns、
出力不定期間が１９nsのＦＩＦＯメモリを想定し、クロ
ック周期が３５ns、バッファの遅延時間が２ns、インバ
ータの遅延時間が５ns、フリップフロップの遅延時間が
８nsの場合は、図４に示すようなタイミングチャートと
なり、クロックＣＫＢでフリップフロップ６に正しいデ
ータがラッチされる。 【０００８】しかし、同様の構成においてバッファの遅
延時間が５nsの場合には図５に示すタイミングチャート
となり、クロックＣＫＢの立ち上がり時に入力データｄ
は不定であるのでフリップフロップ６には正しいデータ
がラッチされず、ミスラッチとなる。 【０００９】本発明は上述の問題点に鑑み、外部素子の
アクセス時間とバッファの遅延時間のばらつきによって
ミスラッチを起こすような場合にも、バッファの遅延時
間を吸収することによって正しいデータをラッチするイ
ンターフェース回路を提供するものである。 【００１０】 【課題を解決するための手段】上記課題を解決するため
に、本発明のインターフェイス回路は、データ信号と内
部クロック信号が入力される第一のフリップフロップ
と、前記第一のフリップフロップから出力されるデータ
信号が入力される第一のバッファと、前記内部クロック
信号が第一のインバータを通して入力される第二のバッ
ファと、前記第一のバッファから出力されるデータ信号
がデータ入力端子に入力されるとともに前記第二のバッ
ファから出力される内部クロック信号がクロック入力端
子に入力される外部素子と、前記第二のバッファから出
力される内部クロック信号が入力される第三のバッファ
と、前記外部素子から出力されるデータ信号が入力され
る第四のバッファと、前記第四のバッファから出力され
るデータ信号がデータ入力端子に入力されるとともに前
記第三のバッファから出力される内部クロック信号がク
ロック入力端子に入力される第二のフリップフロップ
と、前記内部クロック信号が第二のインバータを介して
クロック入力端子に入力されるとともに前記第二のフリ
ップフロップから出力されるデータ信号がデータ入力端
子に入力される第三のフリップフロップと、前記第三の
フリップフロップから出力されるデータ信号がデータ入
力端子に入力されるとともに前記内部クロック信号がク
ロック入力端子に入力される第四のフリップフロップと
を備えた構成にしたものであり、前記外部素子から入力
されるデータ信号の遅延時間と内部クロック信号の遅延
時間を整合させるようにしたことを特徴とするものであ
ります。 【００１１】 【作用】本発明は上記した構成によって、外部素子へ出
力するデータをラッチし、得られたデータと反転のクロ
ックを外部素子に出力し、外部素子で使用するクロック
を再び内部へ取り込み、そのクロックで外部素子から出
力されるデータをラッチし、ラッチしたデータを内部ク
ロックと同期してＩＣへ入力することによって、バッフ
ァの遅延時間を吸収し正しいデータをラッチすることが
できる。 【００１２】 【実施例】以下、本発明の一実施例のインターフェース
回路を図面を参照しながら説明する。図１は本発明のイ
ンターフェース回路の回路図を示すものである。図１に
おいて、１、６、８、１２は遅延時間tdを有したフリッ
プフロップである。２、４、５、１１は遅延時間tdbuf
を持ったバッファ、３、７は遅延時間tdinv を持ったイ
ンバータである。９はＩＣを表し、１０はホールド時間
tdis、アクセス時間tac 、出力不定期間tnd を持った外
部素子である。 【００１３】以上のように構成されたインターフェース
回路について、以下図２を用いてその動作を説明する。 【００１４】図２は、図１に示すインターフェース回路
の実施例のタイミングチャート示したものである。最初
にデータａがクロックＣＫＡでフリップフロップ１にラ
ッチされる。外部素子１０の入力信号ｂには、フリップ
フロップ１とバッファ２の遅延時間が伴い、クロックＭ
ＣＫで外部素子１０に取り込まれる。外部素子１０の出
力信号ｃはアクセス時間tac 後に出力が開始され、クロ
ックＭＣＫの次の立ち上がり時からホールド時間tdisの
間出力の正確性が保証される。フリップフロップ１２の
入力信号ｄは、外部素子１０の出力信号ｃに対してバッ
ファ１１の遅延時間tdbuf だけ遅れるが、クロックＣＫ
Ｂもバッファ５の遅延時間tdbuf 分遅れる。その結果、
バッファの遅延時間を吸収することができ、フリップフ
ロップ１２には正しいデータがラッチされる。フリップ
フロップ６は、バッファによる遅延を伴わない反転クロ
ックＣＫＣで入力信号ｅをラッチする。最後に、フリッ
プフロップ８はクロックＣＫＡで入力信号ｆをラッチ
し、データｇを出力する。 【００１５】以上のように本実施例によれば、外部素子
で使用するクロックＭＣＫを再び内部へ取り込むための
バッファ５と、バッファ５の出力信号ＣＫＢでラッチす
るフリップフロップ１２を挿入することによって、バッ
ファの遅延時間が半導体の拡散プロセスによって各ＩＣ
毎にばらついた場合でも、同一ＩＣ内のバッファの遅延
時間のばらつきは非常に小さいという性質を利用してバ
ッファによる遅延時間を吸収し、正しいデータをラッチ
することができる。 【００１６】 【発明の効果】以上のように本発明は、上記の構成によ
りデータのバッファによる遅延を吸収することができ、
特にクロック周期と外部素子のアクセス時間の差が小さ
く、かつバッファの遅延時間が半導体の拡散プロセスに
よって大きくばらつく場合、その実用的効果は大なるも
のがある。
部素子との間でデータをやりとりするためのインタフェ
ース回路に関するものである。 【０００２】 【従来の技術】近年、集積回路のクロックの高速化が顕
著であり、バッファの遅延時間や外部素子のアクセス時
間に依存せずに正しいデータ伝送を行うことが可能なイ
ンターフェース回路が重要視されている。 【０００３】以下、図３、図４を用いて従来のインター
フェース回路を説明する。図３において、１、６、８は
内部遅延時間tdを有するフリップフロップである。２、
４、５はバッファであり遅延時間をtdbuf とする。３、
７は遅延時間tdinv を持ったインバータである。９はＩ
Ｃを表し、１０はホールド時間tdis、アクセス時間tac
、出力不定期間tnd を持った外部素子である。 【０００４】以上のように構成されたインターフェース
回路について、以下図４を用いてその動作を説明する。 【０００５】図４は、図３に示す従来例のタイミングチ
ャートを示したものである。最初にデータａがクロック
ＣＫＡでフリップフロップ１にラッチされる。外部素子
１０の入力信号ｂには、フリップフロップ１とバッファ
２の遅延時間が伴い、クロックＭＣＫで外部素子１０に
取り込まれる。外部素子１０の出力信号ｃはアクセス時
間tac 後に出力が開始され、クロックＭＣＫの次の立ち
上がり時からホールド時間tdisの間出力の正確性が保証
される。 【０００６】フリップフロップ６の入力信号ｄは、バッ
ファ５によりｃに対してtdbuf 時間遅れる。この入力信
号ｄは、クロックＣＫＡの反転クロックＣＫＢでフリッ
プフロップ６にラッチされる。最後にフリップフロップ
８によって、クロックＣＫＡに同期してデータｆが出力
される。 【０００７】 【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、クロック周期と外部素子のアクセス時間
の差が小さく、かつバッファの遅延時間が半導体の拡散
プロセスによってばらついた場合、ミスラッチを生ずる
という問題点を有していた。例えば図３の構成で外部素
子としてアクセス時間が２５ns、ホールド時間が６ns、
出力不定期間が１９nsのＦＩＦＯメモリを想定し、クロ
ック周期が３５ns、バッファの遅延時間が２ns、インバ
ータの遅延時間が５ns、フリップフロップの遅延時間が
８nsの場合は、図４に示すようなタイミングチャートと
なり、クロックＣＫＢでフリップフロップ６に正しいデ
ータがラッチされる。 【０００８】しかし、同様の構成においてバッファの遅
延時間が５nsの場合には図５に示すタイミングチャート
となり、クロックＣＫＢの立ち上がり時に入力データｄ
は不定であるのでフリップフロップ６には正しいデータ
がラッチされず、ミスラッチとなる。 【０００９】本発明は上述の問題点に鑑み、外部素子の
アクセス時間とバッファの遅延時間のばらつきによって
ミスラッチを起こすような場合にも、バッファの遅延時
間を吸収することによって正しいデータをラッチするイ
ンターフェース回路を提供するものである。 【００１０】 【課題を解決するための手段】上記課題を解決するため
に、本発明のインターフェイス回路は、データ信号と内
部クロック信号が入力される第一のフリップフロップ
と、前記第一のフリップフロップから出力されるデータ
信号が入力される第一のバッファと、前記内部クロック
信号が第一のインバータを通して入力される第二のバッ
ファと、前記第一のバッファから出力されるデータ信号
がデータ入力端子に入力されるとともに前記第二のバッ
ファから出力される内部クロック信号がクロック入力端
子に入力される外部素子と、前記第二のバッファから出
力される内部クロック信号が入力される第三のバッファ
と、前記外部素子から出力されるデータ信号が入力され
る第四のバッファと、前記第四のバッファから出力され
るデータ信号がデータ入力端子に入力されるとともに前
記第三のバッファから出力される内部クロック信号がク
ロック入力端子に入力される第二のフリップフロップ
と、前記内部クロック信号が第二のインバータを介して
クロック入力端子に入力されるとともに前記第二のフリ
ップフロップから出力されるデータ信号がデータ入力端
子に入力される第三のフリップフロップと、前記第三の
フリップフロップから出力されるデータ信号がデータ入
力端子に入力されるとともに前記内部クロック信号がク
ロック入力端子に入力される第四のフリップフロップと
を備えた構成にしたものであり、前記外部素子から入力
されるデータ信号の遅延時間と内部クロック信号の遅延
時間を整合させるようにしたことを特徴とするものであ
ります。 【００１１】 【作用】本発明は上記した構成によって、外部素子へ出
力するデータをラッチし、得られたデータと反転のクロ
ックを外部素子に出力し、外部素子で使用するクロック
を再び内部へ取り込み、そのクロックで外部素子から出
力されるデータをラッチし、ラッチしたデータを内部ク
ロックと同期してＩＣへ入力することによって、バッフ
ァの遅延時間を吸収し正しいデータをラッチすることが
できる。 【００１２】 【実施例】以下、本発明の一実施例のインターフェース
回路を図面を参照しながら説明する。図１は本発明のイ
ンターフェース回路の回路図を示すものである。図１に
おいて、１、６、８、１２は遅延時間tdを有したフリッ
プフロップである。２、４、５、１１は遅延時間tdbuf
を持ったバッファ、３、７は遅延時間tdinv を持ったイ
ンバータである。９はＩＣを表し、１０はホールド時間
tdis、アクセス時間tac 、出力不定期間tnd を持った外
部素子である。 【００１３】以上のように構成されたインターフェース
回路について、以下図２を用いてその動作を説明する。 【００１４】図２は、図１に示すインターフェース回路
の実施例のタイミングチャート示したものである。最初
にデータａがクロックＣＫＡでフリップフロップ１にラ
ッチされる。外部素子１０の入力信号ｂには、フリップ
フロップ１とバッファ２の遅延時間が伴い、クロックＭ
ＣＫで外部素子１０に取り込まれる。外部素子１０の出
力信号ｃはアクセス時間tac 後に出力が開始され、クロ
ックＭＣＫの次の立ち上がり時からホールド時間tdisの
間出力の正確性が保証される。フリップフロップ１２の
入力信号ｄは、外部素子１０の出力信号ｃに対してバッ
ファ１１の遅延時間tdbuf だけ遅れるが、クロックＣＫ
Ｂもバッファ５の遅延時間tdbuf 分遅れる。その結果、
バッファの遅延時間を吸収することができ、フリップフ
ロップ１２には正しいデータがラッチされる。フリップ
フロップ６は、バッファによる遅延を伴わない反転クロ
ックＣＫＣで入力信号ｅをラッチする。最後に、フリッ
プフロップ８はクロックＣＫＡで入力信号ｆをラッチ
し、データｇを出力する。 【００１５】以上のように本実施例によれば、外部素子
で使用するクロックＭＣＫを再び内部へ取り込むための
バッファ５と、バッファ５の出力信号ＣＫＢでラッチす
るフリップフロップ１２を挿入することによって、バッ
ファの遅延時間が半導体の拡散プロセスによって各ＩＣ
毎にばらついた場合でも、同一ＩＣ内のバッファの遅延
時間のばらつきは非常に小さいという性質を利用してバ
ッファによる遅延時間を吸収し、正しいデータをラッチ
することができる。 【００１６】 【発明の効果】以上のように本発明は、上記の構成によ
りデータのバッファによる遅延を吸収することができ、
特にクロック周期と外部素子のアクセス時間の差が小さ
く、かつバッファの遅延時間が半導体の拡散プロセスに
よって大きくばらつく場合、その実用的効果は大なるも
のがある。
【図面の簡単な説明】
【図１】本発明の一実施例におけるインターフェース回
路の回路図 【図２】同インターフェース回路の動作を説明するため
のタイミングチャート図 【図３】従来のインターフェース回路の一例を示す回路
図 【図４】同回路の動作を説明するためのタイミングチャ
ート図 【図５】同回路においてミスラッチを起こす場合のタイ
ミングチャート図 【符号の説明】 １、６、８、１２ フリップフロップ ２、４、５、１１ バッファ ３、７ インバータ ９ ＩＣ １０ 外部素子
路の回路図 【図２】同インターフェース回路の動作を説明するため
のタイミングチャート図 【図３】従来のインターフェース回路の一例を示す回路
図 【図４】同回路の動作を説明するためのタイミングチャ
ート図 【図５】同回路においてミスラッチを起こす場合のタイ
ミングチャート図 【符号の説明】 １、６、８、１２ フリップフロップ ２、４、５、１１ バッファ ３、７ インバータ ９ ＩＣ １０ 外部素子
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 データ信号と内部クロック信号が入力さ
れる第一のフリップフロップと、前記第一のフリップフ
ロップから出力されるデータ信号が入力される第一のバ
ッファと、前記内部クロック信号が第一のインバータを
通して入力される第二のバッファと、前記第一のバッフ
ァから出力されるデータ信号がデータ入力端子に入力さ
れるとともに前記第二のバッファから出力される内部ク
ロック信号がクロック入力端子に入力される外部素子
と、前記第二のバッファから出力される内部クロック信
号が入力される第三のバッファと、前記外部素子から出
力されるデータ信号が入力される第四のバッファと、前
記第四のバッファから出力されるデータ信号がデータ入
力端子に入力されるとともに前記第三のバッファから出
力される内部クロック信号がクロック入力端子に入力さ
れる第二のフリップフロップと、前記内部クロック信号
が第二のインバータを介してクロック入力端子に入力さ
れるとともに前記第二のフリップフロップから出力され
るデータ信号がデータ入力端子に入力される第三のフリ
ップフロップと、前記第三のフリップフロップから出力
されるデータ信号がデータ入力端子に入力されるととも
に前記内部クロック信号がクロック入力端子に入力され
る第四のフリップフロップとを備え、前記外部素子から
入力されるデータ信号の遅延時間と内部クロック信号の
遅延時間を整合させるようにしたことを特徴とするイン
ターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07661093A JP3458406B2 (ja) | 1993-04-02 | 1993-04-02 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07661093A JP3458406B2 (ja) | 1993-04-02 | 1993-04-02 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291615A JPH06291615A (ja) | 1994-10-18 |
| JP3458406B2 true JP3458406B2 (ja) | 2003-10-20 |
Family
ID=13610115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07661093A Expired - Fee Related JP3458406B2 (ja) | 1993-04-02 | 1993-04-02 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458406B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950003062B1 (ko) * | 1990-10-31 | 1995-03-30 | 스즈끼 가부시끼가이샤 | V형 엔진의 냉각수 통로구조 |
| JPH08221315A (ja) | 1995-02-15 | 1996-08-30 | Hitachi Ltd | 情報処理装置 |
| EP1156420B1 (en) * | 1998-12-15 | 2005-07-06 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, and integrated circuit and design method therefor |
-
1993
- 1993-04-02 JP JP07661093A patent/JP3458406B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291615A (ja) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
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