JPH07264020A

JPH07264020A - 内部クロック生成回路

Info

Publication number: JPH07264020A
Application number: JP6050143A
Authority: JP
Inventors: Junichi Orihara; 旬一折原
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-03-22
Filing date: 1994-03-22
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】ノイズ等の影響を低減しながら、生成する内
部クロック信号ＣＫ２の入力される外部クロック信号Ｃ
Ｋに対する遅延を低減する。【構成】ＲＳフリップフロップ１６の入力Ｓに接続さ
れるシュミットトリガ型のクロック立上がり検出回路１
２の閾電圧Ｖ_THA及びＶ_TLAはより低めに設定される。
前記ＲＳフリップフロップ１６の入力Ｒに接続されるシ
ュミットトリガ型のクロック立下がり検出回路１４の閾
電圧Ｖ_THB及びＶ_TLBはより高めに設定する。このよう
に閾電圧がシフトされることで、外部クロック信号ＣＫ
の立上がりをより速く検出し、前記ＲＳフリップフロッ
プ１６をセットすることができる。前記外部クロック信
号ＣＫの立下がりをより速く検出することができ、前記
ＲＳフリップフロップ１６をより速くリセットすること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部クロック信号ＣＫ
を入力し、内部回路で用いる内部クロック信号ＣＫ２を
生成する内部クロック生成回路に係り、特に、シュミッ
トトリガ型の動作を行うことで、前記外部クロックＣＫ
に重畳されてしまっているノイズ等の影響を低減しなが
ら、生成する前記内部クロックＣＫ２の前記外部クロッ
クＣＫに対する遅延をより低減することができる内部ク
ロック生成回路に関する。

【０００２】

【従来の技術】一般的なデジタル回路は、２つの論理値
“０”及び“１”に対応する２種類の電圧を切換えるこ
とで、“Ｈ状態”あるいは“Ｌ状態”の論理状態を設定
する。又、このような２種類の電圧は、トランジスタ等
のスイッチング動作によって行われるものである。例え
ば、ＣＭＯＳ（complementary metal oxide semiconduc
tor ）型の論理回路では、電源Ｖ_DD側に用いられるＰチ
ャネルＭＯＳ（metal oxide semiconductor ）トランジ
スタと、グランドＧＮＤ側に用いられるＮチャネルＭＯ
Ｓトランジスタとを、ほぼ排他的にスイッチング動作さ
せることで、前述のような２種類の電圧を出力するよう
にしている。

【０００３】又、このようなデジタル回路では、このよ
うな２種類の電圧を切換える際、閾電圧Ｖ_Tが用いられ
る。即ち、該閾電圧Ｖ_T以上であればＨ状態と判定し、
該閾電圧Ｖ_T以下であればＬ状態と判定するものであ
る。

【０００４】又、このようなデジタル回路では、シュミ
ットトリガ型のものもある。これは、論理状態が立上が
る際の、Ｌ状態からＨ状態へと切替わったことを検出す
る際の閾電圧Ｖ_THと、論理状態が立下がる際のＨ状態か
らＬ状態への変化を検出する際の閾電圧Ｖ_TLとを、異な
る２つの閾電圧として有するというものである。

【０００５】例えば、１つの閾電圧Ｖ_Tを有する、図４
に示される一般的なバッファゲート４０a に対して、シ
ュミットトリガ型のものは、図５の符号４０b の如く示
すことができる。

【０００６】前記バッファゲート４０a にあっては、例
えば図６に示される如くノイズが重畳されてしまってい
る入力信号Ｓi が入力されると、その出力信号Ｓo は、
該図６に示す如く、立上がり時や立下がり時にその信号
がバタついてしまう。

【０００７】一方、前述のようなシュミットトリガ型の
前記バッファゲート４０b にあっては、図７の出力信号
Ｓo に示される如く、その入力信号Ｓi に例えノイズが
重畳されてしまっていても、ノイズ電圧の振幅が（Ｖ_TH
−Ｖ_TL）の電圧以下であればバタつくことはない。この
ように、シュミットトリガ型の論理ゲートは、ノイズに
よる影響や誤動作を防ぐ効果がある。

【０００８】一方、デジタル回路には、現在の入力のみ
で論理演算等を行う組合せ回路に対して、順序回路と称
するものがある。この順序回路は、その入力の過去の履
歴や、当該順序回路の過去の履歴を記憶する手段、例え
ばフリップフロップを備えている。又、このような順序
回路にあって、複数のフリップフロップのクロック入力
ＣＫに対して、共通のクロック信号ＣＫを入力するよう
にすることがある。このように共通のクロック信号ＣＫ
が入力されたフリップフロップ同士は、互いに同期しな
がら動作するものとなる。このような順序回路は、一般
に同期式順序回路と呼ばれている。

【０００９】図８は従来からのある同期式順序回路の一
部を示す回路図である。

【００１０】この図８において、Ｄ型フリップフロップ
６５及び６６は、いずれもそのクロック入力ＣＫへと、
内部クロックＣＫ２が入力されている。該クロック信号
ＣＫ２は、シュミットトリガ型のバッファゲート６３に
より、外部クロック信号ＣＫより生成されている。

【００１１】前記Ｄ型フリップフロップ６５のそのクロ
ック入力ＣＫは立上がりエッジ型であり、前記Ｄ型フリ
ップフロップ６６のそのクロック入力ＣＫは立下がりエ
ッジ型となっている。即ち、前記Ｄ型フリップフロップ
６５は、そのクロック入力ＣＫへ入力される信号の立上
がり時に、入力Ｄへ入力される論理状態を保持し、一
方、前記Ｄ型フリップフロップ６６は、そのクロック入
力ＣＫへ入力される信号の立下がり時に、その入力Ｄへ
入力される論理状態を保持する。又、前記Ｄ型フリップ
フロップ６５及び６６は、いずれもその入力Ｄへと、バ
ッファゲート６１及び遅延回路６４を経て、外部データ
Ｄが入力されている。

【００１２】この図８に示される同期式順序回路の動作
は、図９のタイムチャートに示す如くである。

【００１３】即ち、前記外部データＤにあってその第１
のもの〜第４のもの、即ち外部データＤ₁〜Ｄ₄は、前
記外部クロックＣＫが閾電圧Ｖ_Tを横切るタイミング、
即ち時刻 t₃₁〜 t₃₃に同期し、前記バッファゲート６１
へと入力されている。又、これら外部データＤ₁〜Ｄ₄
は、前記遅延回路６４から、外部データＤ₁′〜外部デ
ータＤ₄′として出力される。

【００１４】一方、前記外部クロックＣＫからは、シュ
ミットトリガ型の前記バッファゲート６３によって、そ
の２つの閾電圧Ｖ_TH及び閾電圧Ｖ_TLを用いながら、前記
内部クロック信号ＣＫ２が生成される。例えば時刻 t₂₂
にあっては、前記クロック信号ＣＫの立上がりから前記
閾電圧Ｖ_THを用いながら前記内部クロック信号ＣＫ２が
立上がっている。又、時刻 t₂₅では、前記外部クロック
信号ＣＫの立下がりによって前記閾電圧Ｖ_TLを用いなが
ら前記内部クロック信号ＣＫ２が立下がっている。

【００１５】又、このように生成される前記内部クロッ
ク信号ＣＫ２を用いながら、前記Ｄ型フリップフロップ
６５あるいは前記Ｄ型フリップフロップ６６へと、前記
外部データＤ′が取り込まれる。

【００１６】具体的には、前記内部クロック信号ＣＫ２
の立上がり時、例えば時刻 t₂₂や時刻 t₂₆において、前
記外部データＤ′が前記Ｄ型フリップフロップ６５へと
取り込まれる。一方、前記内部クロック信号ＣＫ２の立
下がり時、例えば時刻 t₂₅には、前記外部データＤ′は
前記Ｄ型フリップフロップ６６へと取り込まれる。又、
前記Ｄ型フリップフロップ６５や前記Ｄ型フリップフロ
ップ６６へと取り込まれた前記外部データＤ′は、それ
ぞれ、外部データＤ_Aあるいは外部データＤ_Bとして出
力される。

【００１７】

【発明が達成しようとする課題】しかしながら、前記図
８に示すもの等、前記外部クロック信号ＣＫから前記内
部クロック信号ＣＫ２を生成する回路へと、シュミット
トリガ型の論理ゲートを用いた場合、生成される前記内
部クロックＣＫ２の前記外部クロックＣＫに対する遅延
がより大きくなってしまうという問題がある。

【００１８】例えば前記図８に示した回路では、前記図
９のタイムチャートに示す如く、前記外部クロック信号
ＣＫの立上がりは中央の前記閾電圧Ｖ_Tより高くされた
前記閾電圧Ｖ_THで用いて判定される。このため、前記内
部クロック信号ＣＫ２の立上がりは、例えば前記時刻 t
₃₁に対する前記時刻 t₂₂の如く、閾電圧の差に相当する
だけ遅延されてしまう。又、立下がりについては、前記
閾電圧Ｖ_Tより低くされた前記閾電圧Ｖ_TLを用いること
で、例えば前記時刻 t₃₂に対する前記時刻 t₂₅の如く、
遅延時間が生じてしまう。

【００１９】前記図８の回路図や前記図９のタイムチャ
ートに示される回路等、近年のＬＳＩ（large scale in
tegrated circuit）に組み込む論理回路の動作タイミン
グの規格では、ホールドタイム・ゼロとされる規格が多
いものである。この規格は、クロック信号が中央の前記
閾電圧Ｖ_Tを横切る直後（遅延時間ゼロ）で、対応する
データを読み込むというものである。

【００２０】例えば前記図９のタイムチャートにあって
は、前記閾電圧Ｖ_Tを前記外部クロック信号ＣＫの立上
がりや立下がりが横切ることに同期（遅延時間ゼロ）し
て、前記外部データＤを取り込むことが期待される。

【００２１】例えば前記時刻 t₃₁では前記外部データＤ
₁を取り込み、前記時刻 t₃₂では前記外部データＤ₂を
取り込み、前記時刻 t₃₃では前記外部データＤ₃を取り
込むことは期待される。しかしながら、この図９では、
前記バッファゲート６３がシュミットトリガ型とされて
いるため、前記内部クロック信号ＣＫ２が遅延されてし
まい、異なるデータが取り込まれてしまっている。例え
ば、前記時刻 t₃₁に対して遅延してしまっている前記時
刻 t₂₂にて、前記外部データＤ₂′を取り込んでしまっ
ている。又、前記時刻 t₃₂に対して遅延してしまってい
る前記時刻 t₂₅にて、前記外部データＤ₃′を取り込ん
でしまっている。

【００２２】このように前記内部クロック信号ＣＫ２が
遅延してしまい、ホールドタイムが負になってしまう
と、正しいデータが取り込むことができなくなってしま
う。

【００２３】このように正しいデータが取り込めなくな
ってしまうという問題を解決するため、前記図８の前記
遅延回路６４の遅延時間を長くし、データ側を遅延さ
せ、ホールドタイムを“正”とするようにすることも考
えられる。しかしながら、前記遅延回路６４による遅延
時間が長くなってしまうと、これ以降の回路の動作に用
いられる時間が減少してしまうという問題がある。

【００２４】前記外部クロック信号ＣＫの立上がり時間
や立下がり時間は、接続される回路によって異なるもの
であり、例えば数n Ｓ〜数十n Ｓとなる。又、このよう
な立上がり時間や立下がり時間の長短によって、前記閾
電圧Ｖ_Tと前記閾電圧Ｖ_THとの差に対応する遅延時間
や、前記閾電圧Ｖ_Tと前記閾電圧Ｖ_TLとの差に従った遅
延時間も変化してしまう。このため、例えば前記遅延回
路６４による遅延時間を長めに設定してしまうと、該遅
延回路６４以降での遅延時間は一定であるため、動作時
間を確保することができなくなってしまうという問題が
ある。

【００２５】なお、前記内部クロック信号ＣＫ２につい
て、立上がりエッジのみの、一方のエッジのみを用いら
れることも考えられる。この際、前記閾電圧Ｖ_THを前記
閾電圧Ｖ_Tと等しくすることも考えられる。

【００２６】あるいは、前記内部クロック信号ＣＫ２の
立下がりエッジのみの、一方のエッジのみが用いられる
ことも考えられる。この際には、前記閾電圧Ｖ_TLを前記
閾電圧Ｖ_Tと等しくすることも考えられる。

【００２７】しかしながら、前記図８の回路図の如く、
前記内部クロック信号ＣＫ２の立上がりエッジと立下が
りエッジとを共に用いる場合には、このようなシュミッ
トトリガ型の２つの閾電圧を共に高めあるいは低めにシ
フトしながら設定して対応することはできない。

【００２８】本発明は、前記従来の問題点を解決するべ
くなされたもので、シュミットトリガ型の動作を行うこ
とで、前記外部クロックＣＫに重畳されてしまっている
ノイズ等の影響を低減しながら、生成する前記内部クロ
ックＣＫ２の前記外部クロックＣＫに対する遅延をより
低減することができる内部クロック生成回路を提供する
ことを目的とする。

【００２９】

【課題を達成するための手段】本発明は、外部クロック
信号ＣＫを入力し、内部回路で用いる内部クロック信号
ＣＫ２を生成する内部クロック生成回路において、前記
外部クロック信号ＣＫの立上がりを検出する際の閾電圧
Ｖ_THAと、前記外部クロック信号ＣＫの立下がりを検出
する際の閾電圧Ｖ_TLAとの、これら異なる２つの閾電圧
Ｖ_THA及びＶ_TL _Aを有するシュミットトリガ型のクロッ
ク立上がり検出回路と、前記外部クロック信号ＣＫの立
上がりを検出する際の閾電圧Ｖ_THBと、前記外部クロッ
ク信号ＣＫの立下がりを検出する際の閾電圧Ｖ_TLBと
の、これら異なる２つの閾電圧Ｖ_TH _B及びＶ_TLBを有す
るシュミットトリガ型のクロック立下がり検出回路と、
前記クロック立上がり検出回路により前記外部クロック
信号ＣＫの立上がりが検出された際に、第１論理状態を
保持し、一方、前記クロック立下がり検出回路により前
記外部クロック信号ＣＫの立下がりが検出された際に、
第２論理状態を保持し、保持された論理状態に従って前
記内部クロック信号ＣＫ２を生成するクロック用ＲＳフ
リップフロップとを備え、又、前記閾電圧Ｖ_THA、Ｖ
_TLA、Ｖ_THB及びＶ_TLBのそれぞれの電圧が、（Ｖ_THA
＜Ｖ_THB）の関係に設定され、且つ、（Ｖ _TLA＜
Ｖ_TLB）の関係に設定されていることにより、前記課題
を達成したものである（請求項１対応）。

【００３０】又、前記内部クロック生成回路において、
前記閾電圧Ｖ_THA及びＶ_TLBの電圧が、（Ｖ_THA＝Ｖ
_TLB）の関係に設定されていることにより、前記課題を
達成すると共に、特に、前記内部クロック信号ＣＫ２の
生成の際にあって、前記外部クロック信号ＣＫの立上が
りあるいは立下がりの検出に前記閾電圧Ｖ_Tを１つのみ
用いた場合とほぼ同等の遅延時間としたものである（請
求項２に対応）。

【００３１】又、前記内部クロック生成回路において、
前記閾電圧Ｖ_THA及びＶ_TLBの電圧が、（Ｖ_THA≦Ｖ
_TLB）の関係に設定されていることにより、前記課題を
達成すると共に、生成する前記内部クロック信号ＣＫ２
の前記外部クロック信号ＣＫに対する遅延を、更に低減
するようにしたものである（請求項３に対応）。

【００３２】

【作用】図１は、本発明の要旨を示すブロック図であ
る。

【００３３】この図１に示される如く、本発明は、クロ
ック立上がり検出回路１２と、クロック立下がり検出回
路１４と、クロック用ＲＳフリップフロップ１６とによ
り構成されている。

【００３４】まず、前記クロック立上がり検出回路１２
は、前記外部クロック信号ＣＫの立上がりを検出する際
の閾電圧Ｖ_THAと、前記外部クロック信号ＣＫの立下が
りを検出する際の閾電圧Ｖ_TLAとの、これら異なる２つ
の閾電圧Ｖ_THA及びＶ_TLAを有するシュミットトリガ型
の論理ゲートが用いられている。又、前記クロック立下
がり検出回路１４は、前記外部クロック信号ＣＫの立上
がりを検出する際の閾電圧Ｖ_THBと、前記外部クロック
信号ＣＫの立下がりを検出する際の閾電圧Ｖ_TL _Bとの、
これら異なる２つの閾電圧Ｖ_THB及びＶ_TLBを有するシ
ュミットトリガ型の論理ゲートが用いられている。

【００３５】又、前記クロック用ＲＳフリップフロップ
１６は、前記クロック立上がり検出回路１２により、前
記外部クロック信号ＣＫの立上がりが検出された際に
は、第１論理状態を保持する。一方、前記クロック立下
がり検出回路１４により、前記外部クロック信号ＣＫの
立下がりが検出された際には、第２論理状態を保持する
ものである。

【００３６】前記第１論理状態及び前記第２論理状態
は、デジタル回路における１対の論理状態となる。例え
ば、前記第１論理状態がデジタル回路におけるＨ状態で
あれば、前記第２論理状態はデジタル回路におけるＬ状
態となる。あるいは例えば、前記第１論理状態がデジタ
ル回路におけるＬ状態であれば、前記第２論理状態はデ
ジタル回路におけるＨ状態となる。

【００３７】又、該クロック用ＲＳフリップフロップ１
６は、このように保持された論理状態に従って、前記内
部クロック信号ＣＫ２を生成するものである。この前記
内部クロック信号ＣＫ２の生成は、例えば、保持された
論理状態を、該内部クロック信号ＣＫ２としてそのまま
出力するようにしてもよい。あるいは、保持された論理
状態を反転させたものを、前記内部クロック信号ＣＫ２
として出力するものであってもよい。

【００３８】このような構成にあって、本発明の特徴の
１つは、前記閾電圧Ｖ_THA、Ｖ_TLA、Ｖ_THB及びＶ_TLB
にある。まず、前記クロック立上がり検出回路１２にあ
って、これがシュミットトリガ型であるため、これら閾
電圧間には次式のような関係がある。あるいは、前記ク
ロック立下がり検出回路１４にあって、これがシュミッ
トトリガ型であることにより、これら閾電圧間には次式
のような関係がある。

【００３９】Ｖ_DD＞Ｖ_THA＞Ｖ_TLA＞Ｖ_SS …（１）Ｖ_DD＞Ｖ_THB＞Ｖ_TLB＞Ｖ_SS …（２）ここで、Ｖ_DDは電源電圧であり、Ｖ_SSはグランド電位で
ある（但し、Ｖ_DD＞Ｖ _SS）。

【００４０】次に、前記クロック立上がり検出回路１２
の前記閾電圧Ｖ_THAと、前記クロック立下がり検出回路
１４の前記閾電圧Ｖ_THBにあって、本発明においては、
特に、次の（３）式に示されるような関係が設定されて
いる。又、前記クロック立上がり検出回路１２の前記閾
電圧Ｖ_TLAと、前記クロック立下がり検出回路１４の前
記閾電圧Ｖ_TLBとにあって、本発明においては、特に、
次の（４）式に示されるような関係が設定されている。

【００４１】Ｖ_THA＜Ｖ_THB …（３）Ｖ_TLA＜Ｖ_TLB …（４）

【００４２】本発明においては、前記クロック立上がり
検出回路１２において、その前記外部クロック信号ＣＫ
の立上がりの検出は前記クロック用ＲＳフリップフロッ
プ１６で用いられているが、その前記外部クロック信号
ＣＫの立下がりの検出は特に用いられていない。このよ
うな前記クロック立上がり検出回路１２にあって、その
前記閾電圧Ｖ_THAはより低く設定されている。即ち、該
閾電圧Ｖ_THAは、前記クロック立下がり検出回路１４の
前記閾電圧Ｖ_THBより低く設定されている。従って、前
記クロック用ＲＳフリップフロップ１６で用いられる前
記外部クロック信号ＣＫの立上がりを、該クロック立上
がり検出回路１２はより速く検出することができる。

【００４３】一方、前記クロック立下がり検出回路１４
においては、その前記外部クロック信号ＣＫの立下がり
の検出は前記クロック用ＲＳフリップフロップ１６で用
いられているが、その前記外部クロック信号ＣＫの立上
がりの検出は特に用いられていない。このような前記ク
ロック立下がり検出回路１４にあって、その前記閾電圧
Ｖ_TLB、即ち前記外部クロック信号ＣＫの立下がりを検
出する際に用いられるものはより低く設定されている。
即ち、該閾電圧Ｖ_TLBは、前記クロック立上がり検出回
路１２の前記閾電圧Ｖ_TLAより高く設定されている。こ
のため、該クロック立下がり検出回路１４は、前記外部
クロック信号ＣＫの立下がりをより速く検出することが
可能となっている。

【００４４】即ち、本発明によれば、前記クロック立上
がり検出回路１２や前記クロック立下がり検出回路１４
へとシュミットトリガ型の論理ゲートを用いることで、
前記外部クロック信号ＣＫに重畳されてしまっているノ
イズ等の影響を低減しながら、生成する前記クロック信
号ＣＫ２の前記外部クロック信号ＣＫに対する遅延をよ
り低減することができている。

【００４５】なお、前記閾電圧Ｖ_THA、Ｖ_TLA、Ｖ_THB
及びＶ_TLBについては、本発明はより詳しく限定するも
のではなく、前記（１）式〜（４）式の条件を満たすも
のであればよい。しかしながら、前記閾電圧Ｖ_THAはよ
り低く設定される程、前記クロック立上がり検出回路１
２は、より速く前記外部クロック信号ＣＫの立上がりを
検出することができる。又、前記閾電圧Ｖ_TLBについて
は、より高く設定される程、前記外部クロック信号ＣＫ
の立下がりをより速く検出することができる。

【００４６】この際、次の（５）式に示す如く、前記閾
電圧Ｖ_THAと前記閾電圧Ｖ_TLBとを等しくすることも考
えられる。この際には、その当該内部クロック生成回路
で生成される前記内部クロック信号ＣＫ２の前記外部ク
ロック信号ＣＫに対する遅延を、前記閾電圧Ｖ_Tのみを
用いた従来の内部クロック生成回路の遅延時間とほぼ等
しくすることもできる。

【００４７】Ｖ_DD＞Ｖ_THB＞（Ｖ_THA＝Ｖ_TLB）＞Ｖ_TLA＞Ｖ_SS …（５）

【００４８】又、上記（５）式で、更に、（Ｖ_THA＝Ｖ
_TLB＝Ｖ_T）としてもよい。

【００４９】又、例えば本発明の閾電圧の設定にあっ
て、次式に示す如く、前記閾電圧Ｖ_TH _Aをより低く設定
し、又、前記閾電圧Ｖ_TLBをより高く設定することもで
きる。このようにした場合には、生成する前記内部クロ
ック信号ＣＫ２の前記外部クロック信号ＣＫに対する遅
延を更に低減することができる。

【００５０】Ｖ_DD＞Ｖ_THB＞Ｖ_TLB＞Ｖ_THA＞Ｖ_TLA＞Ｖ_SS …（６）

【００５１】しかしながら、これら閾電圧Ｖ_THA、Ｖ
_TLA、Ｖ_THB及びＶ_TLBのそれぞれの電圧の設定の際に
あっては、入力される前記外部クロック信号ＣＫへと重
畳されてしまうノイズ電圧の振幅Ｖ_Nをも考慮しなけれ
ばならない。即ち、このようなノイズ電圧Ｖ_Nによって
誤動作が生じてしまうことを防止するためには、次に示
す（７a ）式〜（７f ）式の条件を満たすようにするこ
とが好ましいものである。

【００５２】｜Ｖ_THA−Ｖ_TLA｜＞Ｖ_N …（７a ）｜Ｖ_THB−Ｖ_TLB｜＞Ｖ_N …（７b ）｜Ｖ_DD−Ｖ_THA｜＞Ｖ_N …（７c ）｜Ｖ_TLA−Ｖ_SS｜＞Ｖ_N …（７d ）｜Ｖ_DD−Ｖ_THB｜＞Ｖ_N …（７e ）｜Ｖ_TLB−Ｖ_SS｜＞Ｖ_N …（７f ）

【００５３】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００５４】図２は、本発明が適用された実施例の内部
クロック生成回路の回路図である。

【００５５】この図２に示される如く、本実施例の内部
クロック生成回路は、バッファゲート１２a と、インバ
ータゲート１４a と、ＡＮＤゲート１２c 及び１４c
と、インバータゲート１２b 及び１４b と、ＲＳフリッ
プフロップ１６a とにより構成されている。

【００５６】まず、前記バッファゲート１２a は、前記
閾電圧Ｖ_THAと前記閾電圧Ｖ_TLAとの、これら異なる２
つの閾電圧Ｖ_THA及びＶ_TLAを有するシュミットトリガ
型の論理ゲートとなっている。前記ＡＮＤゲート１２c
と前記インバータゲート１２b とは、該バッファゲート
１２a の出力信号Ａを受けて、その立上がりエッジを捕
え、該インバータゲート１２b の動作時間（遅れ時間）
で定まる一定幅の正のパルスを発生する回路を構成して
いる。なお、該インバータゲート１２b には、前記ＲＳ
フリップフロップ１６a の論理状態を反転させるのに十
分な幅のパルスを発生できるよう比較的動作時間の長い
ものが選ばれる。あるいは、奇数個のインバータゲート
を縦続接続したものを用いる。該バッファゲート１２a
及び該ＡＮＤゲート１２c 及び該インバータゲート１２
b とによって構成される回路が、前記図１の前記クロッ
ク立上がり検出回路１２に相当するものである。

【００５７】又、前記インバータゲート１４a は、前記
閾電圧Ｖ_THBと前記閾電圧Ｖ_TLBとの、これら異なる２
つの閾電圧Ｖ_THB及びＶ_TLBを有するシュミットトリガ
型の論理ゲートとなっている。前記ＡＮＤゲート１４c
と前記インバータゲート１４b とは、該バッファゲート
１４a の出力信号Ｂを受けて、その出力信号Ｂの立上が
りエッジ（クロック信号ＣＫの立下がりエッジに対応）
を捕え、該インバータゲート１４b の動作時間（遅れ時
間）で定まる一定幅の正のパルスを発生する回路を構成
している。なお、該インバータゲート１４b には、前記
ＲＳフリップフロップ１６a の論理状態を反転させるの
に十分な幅のパルスを発生できるよう比較的動作時間の
長いものが選ばれる。あるいは、奇数個のインバータゲ
ートを縦続接続したものを用いる。該インバータゲート
１４a 及び該ＡＮＤゲート１４c及び該インバータゲー
ト１４b とによって構成される回路が、前記図１に示し
た前記クロック立下がり検出回路１４に相当するものと
なっている。

【００５８】又、前記ＲＳフリップフロップ１６a は、
前記外部クロック信号ＣＫが立上がり、前記ＡＮＤゲー
ト１２c の出力が立上がると、該立上がりのエッジでＨ
状態が保持される。一方、該ＲＳフリップフロップ１６
a は、前記外部クロック信号ＣＫが立下がり、前記ＡＮ
Ｄゲート１４c の出力が立上がると、該立上がりエッジ
でＬ状態を保持するものである。又、該ＲＳフリップフ
ロップ１６a は、このように保持されている論理状態
を、出力Ｑから前記内部クロック信号ＣＫ２として出力
する。又、該ＲＳフリップフロップ１６a は、その出力
（Ｑバー）から、保持されている論理状態を反転させた
ものを出力する。

【００５９】このような構成の本実施例にあって、前記
バッファゲート１２a の前記閾電圧Ｖ_THA及びＶ_TLA、
又前記インバータゲート１４a の前記閾電圧Ｖ_THB及び
Ｖ_TL _Bについては、前記（５）式の関係に設定されてい
る。即ち、前記外部クロック信号ＣＫの立上がりを検出
する前記バッファゲート１２a の前記閾電圧Ｖ_THAと、
前記外部クロック信号ＣＫの立下がりを検出する前記イ
ンバータゲート１４aの前記閾電圧Ｖ_TLBとは相互に等
しくされているだけでなく、閾電圧を１つのみ有するよ
うな通常の論理ゲートに用いられる閾電圧Ｖ_Tとも等し
くされている。即ち、（Ｖ_T＝Ｖ_THA＝Ｖ_TLB）とされ
る。

【００６０】図３は、本実施例の動作を示すタイムチャ
ートである。

【００６１】このタイムチャートにおいて、まず時刻 t
₅₀では、前記バッファゲート１２aの前記閾電圧Ｖ_THA
（＝Ｖ_TLB＝Ｖ_T）を用い、該バッファゲート１２a が
出力する信号Ａが立上がっている。又、その直後に、前
記ＡＮＤゲート１２c の出力する信号Ａ′も立上がる。
又、該信号Ａ′の立上がりエッジが前記ＲＳフリップフ
ロップ１６a のその入力Ｓへと入力されることで、時刻
t₅₁にて前記内部クロック信号ＣＫ２も立上がってい
る。

【００６２】即ち、このように前記信号Ａ及びＡ′が立
上がると、前記バッファゲート１２a にて検出された前
記外部クロック信号ＣＫの立上がりが、前記ＲＳフリッ
プフロップ１６a へと伝達される。該ＲＳフリップフロ
ップ１６a は、この前記外部クロック信号ＣＫの立上が
りにて、保持されている論理状態をＬ状態からＨ状態へ
と反転させる。又、該時刻 t₅₀から前記ＡＮＤゲート１
２c 及び該ＲＳフリップフロップ１６a の動作時間（遅
れ時間）の後、時刻 t₅₁において、該ＲＳフリップフロ
ップ１６a が出力する前記内部クロック信号ＣＫ２は立
上がる。

【００６３】なお、前記信号Ａ′は、前記時刻 t₅₀の直
後に立上がった後、前記インバータゲート１２b の動作
時間（遅れ時間）Ｔα経過後、立下がる。

【００６４】一方、前記インバータゲート１４a につい
ては、時刻 t₅₂にて、前記外部クロ信号ＣＫの立上がり
を検出する。前述の如く、前記バッファゲート１２a の
前記閾電圧Ｖ_THAに対して該インバータゲート１４a の
前記閾電圧Ｖ_THBがより高めに設定されているため、こ
のように該インバータゲート１４a の立上がり検出は、
前記バッファゲート１２a による立上がり検出より遅れ
る。なお、該インバータゲート１４a は、入力された信
号を反転して出力するものであるから、該時刻t₅₂での
立上がり検出時には、該インバータゲート１４a が出力
する信号Ｂは立下がるものとなる。

【００６５】続いて時刻 t₅₃では、前記インバータゲー
ト１４a は、その前記閾電圧Ｖ_TLB（＝Ｖ_THA＝Ｖ_T）
を用い、前記外部クロック信号ＣＫの立下がりを検出す
る。この検出に伴って、前記信号Ｂは立上がる。又、そ
の直後、前記ＡＮＤゲート１４c の出力する信号Ｂ′も
立上がる。又、該信号Ｂ′にて前記外部クロック信号Ｃ
Ｋの立下がりの検出が前記ＲＳフリップフロップ１６a
へと入力されると、該ＲＳフリップフロップ１６a は、
その保持される論理状態をＨ状態からＬ状態へと反転さ
せる。該時刻 t₅₃から該ＡＮＤゲート１４c 及び該ＲＳ
フリップフロップ１６a の動作時間（遅れ時間）の後、
時刻 t₅₄では、該ＲＳフリップフロップ１６a が出力す
る前記内部クロック信号ＣＫ２は立下がる。

【００６６】又、時刻 t₅₅においては、前記バッファゲ
ート１２a は、その閾電圧Ｖ_TLAを用い、前記外部クロ
ック信号ＣＫの立下がりを検出する。これに伴って、前
記信号Ａは立下がる。

【００６７】又、前記時刻 t₅₃の直後に立上がった前記
信号Ｂ′は、前記インバータゲート１４b の動作時間
（遅れ時間）Ｔβの後に立下がる。

【００６８】この後には、繰り返される前記外部クロッ
ク信号ＣＫの立上がりや立下がりに応じて、同様に本実
施例の動作は繰り返される。例えば、時刻 t₅₆、 t₅₇及
び t ₅₈に関しては、前述した前記時刻 t₅₀、 t₅₁及び t
₅₂と同様の動作をするものである。

【００６９】以上説明したとおり、本実施例において
は、前記バッファゲート１２a は前記外部クロック信号
ＣＫの立上がりを検出することに主として用いられてい
る。該バッファゲート１２a のその閾電圧Ｖ_THA及びＶ
_TLAは、前述の如くやや低めに設定されている。このた
め、該バッファゲート１２a は、前記外部クロック信号
ＣＫの立上がりをより速めに検出することができる。

【００７０】一方、前記インバータゲート１４a につい
ては、主として、前記外部クロック信号ＣＫの立下がり
の検出に用いられている。又、該インバータゲート１４
a は、その前記閾電圧Ｖ_THB及びＶ_TLBは、いずれも高
めに設定されている。このため、該インバータゲート１
４a にあっては、前記外部クロック信号ＣＫの立下がり
をより速く検出することができるようになっている。

【００７１】更には、本実施例においては、前記バッフ
ァゲート１２a にて検出された前記外部クロック信号Ｃ
Ｋの立上がりにて、その保持される論理状態をＬ状態か
らＨ状態へと切り換え、一方、前記インバータゲート１
４a で検出される前記外部クロック信号ＣＫの立下がり
にて、その保持される論理状態をＨ状態からＬ状態へと
切り換えるようにしている。従って、本実施例において
は、本発明を適用しながら、生成される前記内部クロッ
ク信号ＣＫ２の前記外部クロック信号ＣＫに対する遅延
をより低減することができている。

【００７２】又、前記バッファゲート１２a 及び前記イ
ンバータゲート１４a は、いずれもシュミットトリガ型
の論理ゲートとなっているため、前記外部クロック信号
ＣＫに重畳されてしまっているノイズ等の影響を低減す
ることが可能となっている。

【００７３】なお、本実施例において、前記ＡＮＤゲー
ト１２c 及び１４c 及び前記ＲＳフリップフロップ１６
a の動作時間は合せて数 nＳとされている。これに対し
て、前記バッファゲート１２a の動作時間、又前記イン
バータゲート１４a の動作時間は無視できる極短時間の
ものとなっている。

【００７４】又、前記外部クロック信号ＣＫの立上がり
時間又立下がり時間は、２０n Ｓ程度とされている。該
外部クロック信号ＣＫの遅延時間は、該外部クロック信
号ＣＫの伝達に用いられる配線に接続される負荷の大小
に応じたものである。又、該外部クロック信号ＣＫの立
上がりや立下がりに生じる遅れは、例えばその立上がり
については、その立上がり開始時間とその立上がり終了
時間とが共に遅れるというよりも、立上がり終了時間が
比較的大きく遅れるというものである（傾斜が緩やかに
なる）。又、その立下がりについても、その立下がり開
始時間とその立下がる終了時間とが共に遅れるというよ
りも、立下がり終了時間が比較的大きく遅れてしまうと
いうものである（傾斜が緩やかになる）。

【００７５】従って、本発明の如く、前記外部クロック
信号ＣＫの立上がりを検出する前記閾電圧Ｖ_THAをやや
低めに設定したり、立下がりを検出する前記閾電圧Ｖ
_TLBをやや高めに設定することで、前記外部クロック信
号ＣＫの立上がりの検出を効果的に速めることができ、
前記外部クロック信号ＣＫの立下がりを効果的に速める
ことができる。

【００７６】特に、前記閾電圧Ｔ_THA、Ｖ_TLB、Ｖ_Tの
関係を前記（５）式の如く（Ｔ_THA＝Ｖ_TLB＝Ｖ_T）と
することにより、本発明が使用される環境によって外部
クロック信号の立上がりや立下がりに生じる遅れが変化
したとしても常に前記外部データの変化点と前記内部ク
ロック信号の変化点との時間差を一定に保つことができ
る。

【００７７】

【発明の効果】以上説明したとおり、本発明によれば、
シュミットトリガ型の動作を行うことで、前記外部クロ
ック信号ＣＫに重畳されてしまっているノイズ等の影響
を低減しながら、生成する前記内部クロック信号ＣＫ２
の前記外部クロック信号ＣＫに対する遅延をより低減す
ることができ、更に、使用環境に依らず、前記外部デー
タと、該クロック信号相互のタイミングを一定とし、後
段での回路動作を確実なものとすると共に後段の回路設
計を容易にすることができるという優れた効果を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用された内部クロック生成回路の実
施例の回路図

【図３】前記実施例の動作を示すタイムチャート

【図４】一般的なバッファゲートを示すシンボル図

【図５】シュミットトリガ型のバッファゲートを示すシ
ンボル図

【図６】ノイズが重畳されてしまっている入力信号に対
する一般的なバッファゲートの動作を示すタイムチャー
ト

【図７】ノイズが重畳されてしまっている入力信号に対
するシュミットトリガ型のバッファゲートの動作を示す
タイムチャート

【図８】従来の内部クロック生成回路及び生成された内
部クロック信号を用いるＤ型フリップフロップによる論
理回路を示す論理回路図

【図９】前記従来の論理回路の動作を示すタイムチャー
ト

【符号の説明】

１２…クロック立上がり検出回路１２a …バッファゲート（シュミットトリガ型）１２b 、１４b …インバータゲート１２c 、１４c …ＡＮＤゲート１４…クロック立下がり検出回路１４a …インバータゲート（シュミットトリガ型）１６…クロック用ＲＳフリップフロップ１６a …ＲＳフリップフロップ４０a 、６１…一般的なバッファゲート４０b 、６３…シュミットトリガ型のバッファゲート６４…遅延回路６５、６６…Ｄ型フリップフロップＣＫ…外部クロック信号ＣＫ２…内部クロック信号 t₂₀〜 t₂₆、 t₃₁〜 t₃₃、 t₅₀〜 t₅₈…時刻Ｖ_DD…電源電圧Ｖ_THA、Ｖ_TLA、Ｖ_THB、Ｖ_TLB、Ｖ_T…閾電圧

Claims

【特許請求の範囲】

【請求項１】外部クロック信号ＣＫを入力し、内部回路
で用いる内部クロック信号ＣＫ２を生成する内部クロッ
ク生成回路において、前記外部クロック信号ＣＫの立上がりを検出する際の閾
電圧Ｖ_THAと、前記外部クロック信号ＣＫの立下がりを
検出する際の閾電圧Ｖ_TLAとの、これら異なる２つの閾
電圧Ｖ_THA及びＶ_TLAを有するシュミットトリガ型のク
ロック立上がり検出回路と、前記外部クロック信号ＣＫの立上がりを検出する際の閾
電圧Ｖ_THBと、前記外部クロック信号ＣＫの立下がりを
検出する際の閾電圧Ｖ_TLBとの、これら異なる２つの閾
電圧Ｖ_THB及びＶ_TLBを有するシュミットトリガ型のク
ロック立下がり検出回路と、前記クロック立上がり検出回路により前記外部クロック
信号ＣＫの立上がりが検出された際に、第１論理状態を
保持し、一方、前記クロック立下がり検出回路により前
記外部クロック信号ＣＫの立下がりが検出された際に、
第２論理状態を保持し、保持された論理状態に従って前
記内部クロック信号ＣＫ２を生成するクロック用ＲＳフ
リップフロップとを備え、又、前記閾電圧Ｖ_THA、Ｖ_TLA、Ｖ_THB及びＶ_TLBのそ
れぞれの電圧が、（Ｖ _THA＜Ｖ_THB）の関係に設定さ
れ、且つ、（Ｖ_TLA＜Ｖ_TLB）の関係に設定されている
ことを特徴とする内部クロック生成回路。
【請求項２】請求項１において、前記閾電圧Ｖ_THA及びＶ_TLBの電圧が、（Ｖ_THA＝Ｖ
_TLB）の関係に設定されていることを特徴とする内部ク
ロック生成回路。
【請求項３】請求項１において、前記閾電圧Ｖ_THA及びＶ_TLBの電圧が、（Ｖ_THA≦Ｖ
_TLB）の関係に設定されていることを特徴とする内部ク
ロック生成回路。