KR101076809B1 - 불필요한 전력소모를 줄일 수 있는 스캔 플립플롭 회로 - Google Patents

불필요한 전력소모를 줄일 수 있는 스캔 플립플롭 회로 Download PDF

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Abstract

본 발명은 마이크로컨트롤러 유닛과 같은 반도체 집적회로의 테스트를 위한 스캔 회로에 관한 것으로, 더 자세하게는 플립플롭으로 구현되며, 정상 모드로 동작시 소모되는 전력을 줄일 수 있는 저전력 스캔 플립플롭 회로 및 이를 이용한 스캔 체인에 관한 것이다.
본 발명의 스캔 플립플롭 회로는 동작 모드에 따라 외부로부터의 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 선택하는 제 1 로직 및 선택된 신호를 외부로부터의 클락 신호에 동기되어 제 1 출력 단자 및 제 2 출력 단자를 통해 출력하는 제 2 로직을 구비한다. 그리고, 본 발명의 스캔 플립플롭 회로는 정상 모드로 동작시, 제 1 출력 단자의 출력 신호는 정상 논리 신호이며, 제 2 출력 단자의 출력 신호는 논리 하이값으로 고정되고, 상기 스캔 플립플롭 회로가 스캔 모드로 동작시, 상기 제 1 출력 단자와 상기 제 2 출력 단자의 출력은 상기 스캔 논리 신호의 논리값과 동일함을 특징으로 한다.
스캔 플립플롭 회로, 스캔 체인, SCAN CHAIN, FLIP-FLOP

Description

불필요한 전력소모를 줄일 수 있는 스캔 플립플롭 회로{SCAN FLIP-FLOP CIRCUIT TO REDUCE REDUNDANT POWER CONSUMPTION}
도 1은 종래의 일반적인 스캔 플립플롭 회로를 보여주는 회로도이다.
도 2는 도 1에 보인 스캔 플립플롭 회로들을 이용한 스캔 체인의 실시예를 보여주는 도면이다.
도 3은 본 발명에서 제안하는 스캔 플립플롭 회로의 실시예를 보여주는 회로도이다.
도 4는 본 발명에서 제안하는 스캔 플립플롭 회로의 또 다른 실시예를 보여주는 회로도이다.
도 5는 도 3에 보인 스캔 플립플롭 회로들을 이용한 스캔 체인의 실시예를 보여주는 도면이다.
본 발명은 마이크로컨트롤러 유닛(MCU: Microcontroller Unit)과 같은 반도체 집적회로(IC: Integrated Circuit)의 테스트를 위한 스캔 회로에 관한 것으로, 더 자세하게는 플립플롭으로 구현되며, 정상 모드로 동작시 소모되는 전력을 줄일 수 있는 저전력 스캔 플립플롭(SCAN Flip-Flop) 회로에 관한 것이다.
마이크로컨트롤러 유닛과 같은 반도체 집적회로에 있어서, 집적된 각 게이트(gate)들의 불량유무를 검출하기 위한 스캔 테스트 기능은 마이크로컨트롤러 유닛의 필수적인 기능 중 하나이다. 그리고, 최근 들어 마이크로컨트롤러 유닛에 집적되어 사용되는 게이트의 수가 증가됨에 따라 스캔 테스트 기능의 중요성은 더욱 강조되고 있다.
한편, 스캔 회로는 상기와 같은 스캔 테스트 기능을 수행하는 회로로써, 일련의 데이터를 테스트하고자 하는 하드웨어(hardware)의 내부에 입력하여 하드웨어의 내부 상태를 설정하고, 이를 수집하여 해당 하드웨어의 정상 유무를 테스트하는 회로이다. 이러한 스캔 회로는 대부분 플립플롭을 이용하여 구현되며, 이를 스캔 플립플롭 회로라 한다.
도 1은 종래의 일반적인 스캔 플립플롭 회로를 보여주는 회로도이다. 도 1을 참조하면, 종래의 스캔 플립플롭 회로(100)는 크게 입력단(116)과 D-플립플롭(110) 및 출력단(118)으로 구성된다. 스캔 플립플롭 회로(100)는 네 개의 입력 단자들(D, TI, TE, CK)과 두 개의 출력 단자들(Q, QN)을 갖는데, 입력 단자에는 동작 모드 신호가 입력되는 모드 입력 단자(TE), 정상 논리 신호가 입력되는 정상 입력 단자(D) 그리고, 스캔 논리 신호가 입력되는 스캔 입력 단자(TI) 및 클락 신호가 입력되는 클락 입력 단자(CK)가 있다. 그리고, 출력 단자에는 스캔 플립플롭 회로로 입력되는 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 클락 신호에 따라 그대로 출력하는 제 1 출력 단자(Q)와 반전시켜 출력하는 제 2 출력 단자(QN)가 있다.
스캔 플립플롭 회로의 입력단(116)은 스캔 플립플롭 회로(100)의 동작 모드에 따라 정상 논리 신호와 스캔 논리 신호 중 하나를 선택하여 D-플립플롭(110)으로 입력한다. 이를 위해, 입력단(116)은 정상 논리 신호와 반전된 동작 모드 신호의 논리곱 연산을 수행하는 제 1 앤드 게이트(104)와 스캔 논리 신호와 동작 모드 신호의 논리곱 연산을 수행하는 제 2 앤드 게이트(106) 및 제 1, 제 2 앤드 게이트(104, 106)의 출력에 대한 부정 논리합 연산을 수행하는 노아 게이트(108)로 구성된다. 앞서 언급한 바와 같이, 입력단(116)은 상기와 같은 논리 게이트들의 조합을 이용하여 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0'), 정상 논리 신호를 선택하여 출력하고 스캔 모드로 동작시(TE='1'), 스캔 논리 신호를 선택하여 출력한다. 한편, 상기와 같이 다수 개의 논리 게이트들을 포함하는 입력단(116)은 실제 회로에서 많은 수의 트랜지스터들을 통해 구현되는데, 이는 스캔 플립플롭 회로를 포함하는 반도체 집적회로의 면적 성분을 증가시켜 회로의 집적도를 떨어뜨리는 문제가 있다.
D-플립플롭(110)은 입력단(116)으로부터 입력되는 정상 논리 신호 또는 스캔 논리 신호를 클락 펄스에 동기되어 출력한다. 도 1에 보인 스캔 플립플롭 회로는 상승 에지(rising edge)에서 트리거링(triggering)되는 D-플립플롭이다. D-플립플롭은 하나의 입력 단자가 있고 클락 펄스가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 자리잡는 플립플롭을 말한다. 일반적으로 D-플립플롭은 입력 신호를 클락 펄스의 시간 간격만큼 지연시켜 출력시키는데 사용된다. D-플립플롭은 잘 알려진 공지의 기술이므로 상세한 설명은 생략한다.
출력단(118)은 D-플립플롭(110)의 출력 단자들(q, qn)에 각각 연결된 인버터들(112, 114)로 구성되며, D-플립플롭(110)의 출력 단자들(q, qn)을 통해 출력되는 신호를 각각 반전시킨다.
아래 [표 1]은 도 1과 같은 구성을 갖는 종래 스캔 플립플롭 회로에서 각 입력 단자들(D, TI, TE, CK)로 입력되는 값들에 대응하여 출력 단자들(Q, QN)을 통해 출력되는 값을 보여주는 진리표(Truth Table)이다.(단, Q(n+1)은 n＋1번째의 클락 신호에 의한 출력을 나타낸다.)
D TI TE CK Q(n+1) QN(n+1)
0 x 0 rising 0 1
1 x 0 rising 1 0
x 0 1 rising 0 1
x 1 1 rising 1 0
x x x falling Q(n) QN(n)
도 2는 도 1과 같은 스캔 플립플롭 회로들을 이용한 스캔 체인의 실시예를 보여주는 도면이다. 도 2에 보인 스캔 체인은 다섯 개의 스캔 플립플롭 회로(202, 204, 206, 208, 210)와 두 개의 조합 논리 회로(212, 214)로 구성되어 있으며, 정상 모드로 동작시 세 개의 스캔 플립플롭 회로(202, 204, 206)가 각각 외부로부터 정상 논리 신호를 입력받는다고 가정한다. 한편, 조합 논리 회로는 적어도 하나의 출력 단자와 2개 이상의 입력 단자를 가지며, 각 출력 단자의 상태는 입력 단자를 통해 동시에 입력되는 입력 신호의 상태에 의해 결정되는 회로를 일컫는다.
도 2의 스캔 체인은 전체로 볼때, 외부로부터의 정상 논리 신호가 입력되는 세 개의 정상 입력 단자(IN1, IN2, IN3)와 스캔 논리 신호가 입력되는 하나의 스캔 입력 단자(SCAN_IN) 그리고, 회로의 동작 모드 신호가 입력되는 모드 입력 단자(TEST), 클락 신호가 입력되는 클락 입력 단자(CLK) 및 하나의 출력 단자(OUT 또는 SCAN_OUT)를 포함한다. 그리고, 도 2에서 각각의 스캔 플립플롭 회로는 도 1과 같은 구성을 갖는 스캔 플립플롭 회로이다. 도 2에 보인 바와 같이, 외부로부터의 스캔 논리 신호가 입력되는 스캔 입력 단자(SCAN_IN)는 첫 번째 스캔 플립플롭 회로(202)의 스캔 입력 단자(TI)에만 연결되고, 그 외 다른 스캔 플립플롭 회로들의 스캔 입력 단자(TI)는 이전 스캔 플립플롭 회로의 출력 단자(Q)와 연결되어 하나의 체인 형태로 구성된다. 이러한 스캔 체인에는 스캔 모드시 클락 스큐(clock skew)로 인한 레이싱(racing)을 방지하기 위해 nid 셀을 각 스캔 플립플롭 회로의 출력 단자(Q)와 스캔 입력 단자(TI) 사이에 삽입한다.
한편, 도 2와 같은 스캔 체인으로 구성되는 회로가 스캔 모드로 동작시(TE='1'), 각각의 스캔 플립플롭 회로들은 스캔 입력 단자(TI)를 통해 입력되는 신호를 이용하여 스캔 동작을 수행하고, 최종단의 스캔 플립플롭 회로(210)를 통해 스캔 테스트 결과를 출력한다. 반면에, 도 2와 같은 회로가 정상 모드로 동작하는 경우(TE='0'), 각 스캔 플립플롭 회로들은 스캔 입력 단자(TI)를 통해 입력되는 신호와는 무관하게 정상 입력 단자(D)를 통해 입력되는 신호를 이용하여 동작한다. 즉, 정상 모드로 동작시(TE='0') 각 스캔 플립플롭 회로의 스캔 입력 단자(TI)를 통해 입력되는 신호는 아무런 의미를 가지지 않는다. 그러나, 위 [표 1]에 보인 것처럼, 정상 모드로 동작하는 경우(TE='0')에도 각 스캔 플립플롭 회로에서 다음 스캔 플립플롭 회로의 스캔 입력 단자(TI)와 연결된 출력 단자(Q)를 통해 출력되는 신호의 토글링(toggling)이 계속하여 발생됨으로써 불필요한 전력 소모가 발생되는 문제가 있다.
본 발명의 목적은 별도의 스캔 출력 단자를 사용하여 스캔 플립플롭 회로가 정상 모드로 동작시, 스캔 출력을 하나의 논리값으로 고정함으로써, 스캔 플립플롭 회로의 불필요한 전력 소모를 줄이는 데 있다.
본 발명의 또 다른 목적은 적은 수의 트랜지스터로 스캔 플립플롭 회로를 구성함으로써, 스캔 플립플롭 회로의 집적도를 높이는 데 있다.
(구성)
본 발명의 스캔 플립플롭 회로는 동작 모드에 따라 외부로부터의 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 선택하는 제 1 로직 및 선택된 신호를 외부로부터의 클락 신호에 동기되어 제 1 출력 단자 및 제 2 출력 단자를 통해 출력하는 제 2 로직을 구비한다. 그리고, 본 발명의 스캔 플립플롭 회로는 정상 모드로 동작시, 제 1 출력 단자의 출력 신호는 정상 논리 신호이며, 제 2 출력 단자의 출력 신호는 논리 하이값으로 고정되고, 상기 스캔 플립플롭 회로가 스캔 모드로 동작시, 상기 제 1 출력 단자와 상기 제 2 출력 단자의 출력은 상기 스캔 논리 신호의 논리값과 동일함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
(실시예)
도 3은 본 발명에서 제안하는 스캔 플립플롭 회로의 실시예를 보여주는 회로도이다. 도 3을 참조하면, 본 발명의 스캔 플립플롭 회로(300)는 크게 입력단(302)과 D-플립플롭(308) 및 출력단(314)으로 구성되며, 네 개의 입력 단자들(D, TI, TE, CK)과 두 개의 출력 단자들(Q, S)을 포함한다. 입력 단자에는 동작 모드 신호가 입력되는 모드 입력 단자(TE), 정상 논리 신호가 입력되는 정상 입력 단자(D) 그리고, 스캔 논리 신호가 입력되는 스캔 입력 단자(TI) 및 클락 신호가 입력되는 클락 입력 단자(CK)가 있다. 그리고, 출력 단자에는 동작 모드에 따라 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 클락 신호에 따라 그대로 출력하는 정상 출력 단자(Q)와 스캔 출력 신호가 출력되는 스캔 출력 단자(S)가 있다. 스캔 출력 신호는 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0'), 항상 논리 하이값('1')이다.
도 3에서 입력단(302)은 정상 입력 단자(D)를 통해 입력되는 정상 논리 신호와 모드 입력 단자(TE)를 통해 입력되는 동작 모드 신호의 논리합 연산을 수행하는 오아 게이트(304) 및 오아 게이트(304)의 출력과 스캔 입력 단자(TI)를 통해 입력되는 스캔 논리 신호의 부정 논리곱 연산을 수행하는 낸드 게이트(306)로 구성된다. 이와 같은 구성을 통해, 입력단(302)은 스캔 플립플롭 회로의 동작 모드에 따라 정상 논리 신호와 스캔 논리 신호 중 하나를 선택하여 출력한다. 즉, 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0') 입력단(302)은 정상 논리 신호를 선택하여 출력하고, 스캔 모드로 동작시(TE='1')에는 스캔 논리 신호를 선택하여 출력한다. 한편, 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0') 정상 논리 신호가 선 택되기 위해서는 스캔 입력 단자를 통해 입력되는 스캔 논리 신호의 값은 논리 하이값('1')이어야만 한다.
D-플립플롭(308)은 하나의 입력 단자(d)와 두 개의 출력 단자들(q, qn)을 포함한다. D-플립플롭(308)은 입력 단자(d)를 통해 입력단(302)으로부터 선택되어 입력되는 정상 논리 신호 또는 스캔 논리 신호를 외부로부터 공급되는 클락 신호에 따라 출력 단자들(q, qn)을 통해 출력한다. D-플립플롭(308)의 출력 단자들(q, qn)은 입력 단자(d)를 통해 입력되는 신호와 동일한 신호를 출력하는 제 1 출력 단자(q)와 입력되는 신호를 반전시켜 출력하는 제 2 출력 단자(qn)이다.
출력단(314)은 D-플립플롭(308)의 제 1 출력 단자(q)를 통해 입력되는 신호와 모드 입력 단자(TE)를 통해 외부로부터 입력되는 동작 모드 신호의 부정 논리곱 연산을 수행하는 낸드 게이트(310) 및 D-플립플롭(308)의 제 1 출력단자(q)를 통해 입력되는 신호를 반전시키는 인버터(312)로 구성된다. 그리고, 낸드 게이트(310)에 의한 연산 결과는 스캔 플립플롭 회로(300)의 스캔 출력 단자(S)를 통해 출력되며, 인버터(312)에 의해 반전된 신호는 스캔 플립플롭 회로(300)의 정상 출력 단자(Q)를 통해 출력된다.
아래 [표 2]는 도 3과 같은 구성을 갖는 본 발명의 스캔 플립플롭 회로에서 각 입력 단자들(D, TI, TE, CK)로 입력되는 값들에 대응하여 출력 단자들(Q, S)을 통해 출력되는 값을 보여주는 진리표(Truth Table)이다.(단, Q(n+1)은 n＋1번째의 클락 신호에 의한 출력을 나타내며, 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0') TI 값은 항상 '1'이다.)
D TI TE CK Q(n+1) S(n+1)
0 1 0 rising 0 1
1 1 0 rising 1 1
x 0 1 rising 0 0
x 1 1 rising 1 1
x x x falling Q(n) S(n)
[표 2]에 보인 것처럼, 본 발명의 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0'), 스캔 출력 단자(S)를 통한 출력은 입력과 무관하게 항상 논리 하이 상태('1')로 고정되어 있다. 이는, 앞서 설명한 출력단(314)의 낸드 게이트(310)에 의해 가능하다. 그리고, 정상 출력 단자(Q)를 통해 출력되는 신호의 논리값(Q(n+1))은 정상 입력 단자(D)를 통해 입력되는 신호의 논리값과 일치한다. 그리고, 본 발명의 스캔 플립플롭 회로가 스캔 모드로 동작시(TE='1'), 스캔 출력 단자(S)와 정상 출력 단자(Q)를 통해 출력되는 신호의 논리값들은 스캔 입력 단자(TI)를 통해 입력되는 신호의 논리값과 일치한다.
도 4는 본 발명에서 제안하는 스캔 플립플롭 회로의 또 다른 실시예를 보여주는 회로도이다. 도 4에 보인 스캔 플립플롭 회로(400)는 도 3의 실시예에서 정상 출력 단자(Q)를 통한 출력의 반전된 값이 필요한 경우 사용될 수 있다. 이를 위해, 도 4의 스캔 플립플롭 회로는 D-플립플롭(408)의 제 2 출력 단자(qn)와 연결된 인버터(412)를 이용하여 제 2 출력 단자(qn)로부터의 신호를 반전시켜 반전 출력 단자(QN)를 통해 출력한다. 반전 출력 단자(QN)를 통해 출력되는 신호의 논리값들은 도 4의 스캔 플립플롭 회로가 정상 모드로 동작시(TE='0')에는 정상 입력 단자(D)를 통해 입력되는 신호의 반전된 값이고, 스캔 모드로 동작시(TE='1')에는 스캔 입 력 단자(TI)를 통해 입력되는 신호의 반전된 값이다.
도 5는 도 3과 같은 본 발명의 스캔 플립플롭 회로들을 이용한 스캔 체인의 일실시예를 보여주는 도면이다. 도 5에 보인 스캔 체인은 다섯 개의 스캔 플립플롭 회로(502, 504, 506, 508, 510)와 두 개의 조합 논리 회로(512, 514)로 구성되어 있으며, 정상 모드로 동작시(TE='0') 세 개의 스캔 플립플롭 회로(502, 504, 506)는 각각 외부로부터 정상 논리 신호를 입력 받는다고 가정한다.
도 5에서 세 개의 입력 단자들(IN1, IN2, IN3)은 스캔 체인이 정상 모드로 동작시(TE='0') 외부로부터 정상 논리 신호가 입력되는 단자들이다. 그리고, 스캔 체인 입력 단자(SCAN_IN)는 스캔 모드로 동작시(TE='1') 외부로부터 스캔 논리 신호가 입력되는 단자이다. 한편, 스캔 체인이 정상 모드로 동작시(TE='0') 스캔 체인 입력 단자(SCAN_IN)에는 논리 하이값('1')의 스캔 논리 신호가 입력된다. 이러한 스캔 체인 입력 단자(SCAN_IN)는 스캔 체인의 맨 앞단에 위치한 스캔 플립플롭 회로(502)의 스캔 입력 단자(TI)에만 연결되어 있다. 그리고, 이 후 각 스캔 플립플롭 회로들의 스캔 출력 단자(S)는 다음 스캔 플립플롭의 스캔 입력 단자(TI)와 체인의 형태로 연결된다. 앞서 언급한 것처럼, 각 스캔 플립플롭 회로의 스캔 출력 단자(S)를 통해 출력되는 스캔 출력 신호는 정상 모드로 동작시(TE='0'), 항상 논리 하이값('1')으로 고정된다. 즉, 스캔 체인이 정상 모드로 동작시(TE='0') 다음 스캔 플립플롭 회로의 스캔 논리 신호는 자동적으로 논리 하이값('1')을 갖는다. 따라서, 정상 모드시에 스캔 체인의 맨 앞단에 위치한 스캔 플립플롭 회로(502)에만 논리 하이값('1')의 스캔 논리 신호를 강제로 입력한다. 그리고, 스캔 체인에서 최종단 스캔 플립플롭 회로(510)의 출력단은 정상 출력 단자(Q)가 데이터 출력과 스캔 출력 모두에 사용되어야 하므로 도 1에 보인 종래 스캔 플립플롭 회로의 출력단(118)으로 대체된다.
이상과 같이, 본 발명의 스캔 플립플롭 회로는 별도의 스캔 출력 단자(S)를 가지며, 정상 모드로 동작시(TE='0') 입력에 관계없이 스캔 출력 단자(S)의 출력을 논리 하이값('1')으로 고정함으로써, 스캔 체인에서의 불필요한 전력 소모를 방지할 수 있다. 또한, 정상 모드로 동작시(TE='0') 스캔 출력 단자(S)는 전체 회로의 동작과 전혀 무관하기 때문에 출력단(314)의 낸드 게이트(310)를 최소 크기로 구현할 수 있으며, 이에 따라 스캔 출력 단자(S)의 지연 시간이 증가하여 스캔 체인 구성시 체인상에 삽입되는 인버터나 또는 버퍼의 개수를 줄일 수 있는 장점이 있다. 더 나아가, 본 발명에 있어서 스캔 플립플롭 회로의 입력단(302)을 오아-낸드 게이트의 조합으로 구현함으로써, 즉 단지 여섯 개의 트랜지스터만으로 입력단을 구현함으로써, 적은 면적으로 스캔 플립플롭 회로의 구현이 가능하다는 장점이 있다.
상기의 설명 및 도면을 통해 본 발명에서 제안하는 스캔 플립플롭 회로 및 이를 이용한 스캔 체인에 대해 상세히 설명하였지만, 이는 일실시예에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능하다.
상술한 바와 같이, 본 발명의 스캔 플립플롭 회로는 정상 모드로 동작시 스캔 체인에 의한 불필요한 전력 소모를 줄일 수 있다. 또한, 본 발명의 스캔 플립플 롭 회로는 적은 면적으로 구현이 가능하므로 스캔 플립플롭 회로들을 포함하는 반도체 회로의 집적도를 향상시킬 수 있다.

Claims (12)

  1. 스캔 플립플롭 회로에 있어서,
    동작 모드에 따라 외부로부터의 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 선택하는 제 1 로직; 및
    상기 선택된 신호를 외부로부터의 클락 신호에 동기되어 제 1 출력 단자 및 제 2 출력 단자를 통해 출력하는 제 2 로직을 구비하되,
    상기 스캔 플립플롭 회로가 정상 모드로 동작시, 상기 제 1 출력 단자의 출력은 상기 정상 논리 신호의 논리값과 동일하며, 상기 제 2 출력 단자의 출력은 논리 하이값으로 고정되고, 상기 스캔 플립플롭 회로가 스캔 모드로 동작시, 상기 제 1 출력 단자와 상기 제 2 출력 단자의 출력은 상기 스캔 논리 신호의 논리값과 동일함을 특징으로 하고,
    상기 제 1 로직은 상기 정상 논리 신호와 동작 모드 신호의 논리합 연산을 수행하는 오아 게이트, 및 상기 스캔 논리 신호와 상기 오아 게이트의 출력에 대한 부정 논리곱 연산을 수행하는 낸드 게이트를 포함하고,
    상기 제 2 로직은 상기 제 1 로직으로부터 입력되는 신호를 외부로부터의 클락 신호에 동기되어 출력하는 플립플롭, 상기 플립플롭의 출력을 반전시켜 상기 제 1 출력 단자를 통해 출력하는 인버터, 및 상기 플립플롭의 출력과 상기 동작 모드 신호에 대한 부정 논리곱 연산을 수행하는 낸드 게이트를 포함하고,
    상기 스캔 플립플롭 회로가 정상 모드로 동작시, 상기 스캔 논리 신호는 논리 하이값임을 특징으로 하는 스캔 플립플롭 회로.
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  3. 삭제
  4. 삭제
  5. 스캔 플립플롭 회로에 있어서,
    동작 모드에 따라 외부로부터의 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 선택하는 제 1 로직; 및
    상기 선택된 신호를 외부로부터의 클락 신호에 동기되어 제 1 출력 단자 및 제 2 출력 단자를 통해 출력하는 제 2 로직을 구비하되,
    상기 스캔 플립플롭 회로가 정상 모드로 동작시, 상기 제 1 출력 단자의 출력은 상기 정상 논리 신호의 논리값과 동일하며, 상기 제 2 출력 단자의 출력은 논리 하이값으로 고정되고, 상기 스캔 플립플롭 회로가 스캔 모드로 동작시, 상기 제 1 출력 단자와 상기 제 2 출력 단자의 출력은 상기 스캔 논리 신호의 논리값과 동일하고,
    상기 제 1 로직은 상기 정상 논리 신호와 동작 모드 신호의 논리합 연산을 수행하는 오아 게이트, 및 상기 스캔 논리 신호와 상기 오아 게이트의 출력에 대한 부정 논리곱 연산을 수행하는 낸드 게이트를 포함하고,
    상기 제 2 로직은 상기 제 1 로직으로부터의 신호를 입력으로 하여 외부로부터의 클락 신호에 따라 제 1 신호와 제 2 신호를 출력하는 플립플롭;과
    상기 제 1 신호와 상기 동작 모드 신호에 대한 부정 논리곱 연산을 수행하여 상기 제 2 출력 단자로 출력하는 낸드 게이트; 및
    상기 제 2 신호를 반전시켜 상기 제 1 출력 단자로 출력하는 인버터를 포함하되,
    상기 스캔 플립플롭 회로가 정상 모드로 동작시, 상기 스캔 논리 신호는 논리 하이값을 가짐을 특징으로 하고,
    상기 제 1 신호는 상기 제 1 로직으로부터의 입력 신호와 동일한 논리값을 가지며, 상기 제 2 신호는 상기 제 1 신호를 반전한 논리값을 가짐을 특징으로 하는 스캔 플립플롭 회로.
  6. 스캔 체인에 있어서,
    상기 스캔 체인은 복수의 스캔 플립플롭 회로들을 구비하고,
    상기 복수의 스캔플립플롭 회로들 각각은 동작 모드에 따라 외부로부터의 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 선택하는 제 1 로직, 및 상기 선택된 신호를 외부로부터의 클락 신호에 동기되어 제 1 출력 단자 및 제 2 출력 단자를 통해 출력하는 제 2 로직을 구비하되,
    상기 복수의 스캔 플립플롭 회로 각각이 정상 모드로 동작 시, 상기 제 1 출력 단자의 출력은 상기 정상 논리 신호의 논리값과 동일하며, 상기 제 2 출력 단자의 출력은 논리 하이값으로 고정되고, 상기 복수의 스캔 플립플롭 회로 각각이 스캔 모드로 동작 시, 상기 제 1 출력 단자와 상기 제 2 출력 단자의 출력은 상기 스캔 논리 신호의 논리값과 동일하고,
    상기 스캔 플립플롭 회로들 각각의 스캔 출력 단자는 다음 스캔 플립플롭 회로의 스캔 논리 신호가 입력되는 단자와 연결되며, 상기 스캔 체인의 정상 모드 동작시 상기 스캔 체인의 맨 앞에 위치한 스캔 플립플롭 회로에는 논리 하이값의 스캔 논리 신호가 입력됨을 특징으로 하는 스캔 체인.
  7. 제 6항에 있어서,
    상기 스캔 체인의 최종단에 위치한 스캔 플립플롭 회로는 동작 모드에 따라 이전 스캔 플립플롭 회로로부터의 정상 논리 신호와 스캔 논리 신호 중 하나의 신호를 선택하는 제 1 로직; 및
    상기 선택된 신호를 외부로부터의 클락 신호에 동기되어 제 1 출력 단자 및 제 2 출력 단자를 통해 출력하는 제 2 로직을 구비하되,
    상기 제 1 출력 단자를 통해 출력되는 신호의 논리값은 상기 선택된 논리 신호와 동일한 논리값이며, 상기 제 2 출력 단자를 통해 출력되는 신호는 상기 선택된 논리 신호에 대해 반전된 논리값임을 특징으로 하는 스캔 체인.
  8. 제 7항에 있어서,
    상기 제 2 로직은 상기 제 1 로직으로부터 입력되는 신호를 외부로부터의 클락 신호에 동기되어 제 1 신호와 제 2 신호를 출력하는 플립플롭;과
    상기 제 1 신호를 반전시켜 상기 제 1 출력 단자를 통해 출력하는 제 1 인버터; 및
    상기 제 2 신호를 반전시켜 상기 제 2 출력 단자를 통해 출력하는 제 2 인버터를 포함함을 특징으로 하는 스캔 체인.
  9. 복수의 스캔 플립플롭 회로들을 포함하는 스캔 체인에 있어서,
    상기 스캔 플립플롭 회로 각각은 정상 논리 신호와 스캔 논리 신호를 입력으로 하여 상기 스캔 체인의 동작 모드에 따라 상기 정상 논리 신호와 상기 스캔 논리 신호 중 하나의 신호를 선택하여 출력하는 입력단;과
    상기 입력단의 출력을 입력으로 하는 플립플롭; 및
    상기 플립플롭의 출력단자에 연결되어, 상기 스캔 체인이 정상 모드로 동작시 상기 플립플롭의 출력단자를 통해 입력되는 논리 신호를 논리 하이값으로 고정하는 출력단을 구비하되,
    상기 입력단은 상기 정상 논리 신호와 상기 스캔 체인의 동작 모드 신호를 입력으로 하는 오아 게이트 및 상기 오아 게이트의 출력과 상기 스캔 논리 신호를 입력으로 하는 낸드 게이트로 구성되며, 상기 출력단의 출력신호는 다음 스캔 플립플롭 회로의 스캔 논리 신호로 입력되고, 상기 스캔 체인이 정상 모드로 동작시 상 기 스캔 체인의 맨 앞단에 위치한 스캔 플립플롭 회로의 스캔 논리 신호는 논리 하이값임을 특징으로 하는 스캔 체인.
  10. 제 9항에 있어서,
    상기 각 스캔 플립플롭 회로의 출력단은 상기 플립플롭의 출력 단자와 연결된 인버터; 및
    상기 플립플롭의 출력 단자를 통해 출력되는 신호와 상기 동작 모드 신호를 입력으로 하는 낸드 게이트를 포함함을 특징으로 하는 스캔 체인.
  11. 제 9항에 있어서,
    상기 스캔 체인의 최종단에 위치한 스캔 플립플롭 회로의 출력단은 상기 플립플롭의 출력 단자와 연결된 제 1 인버터; 및
    상기 플립플롭의 반전 출력 단자와 연결된 제 2 인버터를 구비함을 특징으로 하는 스캔 체인.
  12. 삭제
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