JP2001305180A - スキャンフリップフロップ回路及びこれを用いたスキャンテスト方法 - Google Patents
スキャンフリップフロップ回路及びこれを用いたスキャンテスト方法Info
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
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- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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Abstract
(57)【要約】
【課題】 通常動作時に、スレーブラッチ回路内に設け
られたスキャン論理出力端子における消費電力を低減す
る。 【解決手段】 通常動作時（制御信号ＳＥＬ＝０）に
は、制御信号Ｂ＝０であるため、スレーブラッチ回路３
内に設けられたＮＡＮＤゲート３４からの出力値は、イ
ンバータ３２から出力された信号がいかなる値であって
も電源電位である１に固定される。従って、ＳＯＵＴ端
子は、通常動作時に、リーク電流が流れることもなく一
切動作しないため、ＳＯＵＴ端子における消費電力を低
減することができる。なお、スキャンテスト時（制御信
号ＳＥＬ＝１）には、制御信号Ｂ＝１であるため、ＮＡ
ＮＤゲート３４からの出力値は、Ｑ端子から出力された
論理出力信号Ｑと互いに同一の信号となり、この信号が
スキャン論理出力信号ＳＯＵＴとしてＳＯＵＴ端子を介
して出力される。
られたスキャン論理出力端子における消費電力を低減す
る。 【解決手段】 通常動作時（制御信号ＳＥＬ＝０）に
は、制御信号Ｂ＝０であるため、スレーブラッチ回路３
内に設けられたＮＡＮＤゲート３４からの出力値は、イ
ンバータ３２から出力された信号がいかなる値であって
も電源電位である１に固定される。従って、ＳＯＵＴ端
子は、通常動作時に、リーク電流が流れることもなく一
切動作しないため、ＳＯＵＴ端子における消費電力を低
減することができる。なお、スキャンテスト時（制御信
号ＳＥＬ＝１）には、制御信号Ｂ＝１であるため、ＮＡ
ＮＤゲート３４からの出力値は、Ｑ端子から出力された
論理出力信号Ｑと互いに同一の信号となり、この信号が
スキャン論理出力信号ＳＯＵＴとしてＳＯＵＴ端子を介
して出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
故障を検出するためのスキャンテストに用いられるスキ
ャンフリップフロップ回路及びこれを用いたスキャンテ
スト方法に関する。
故障を検出するためのスキャンテストに用いられるスキ
ャンフリップフロップ回路及びこれを用いたスキャンテ
スト方法に関する。
【０００２】
【従来の技術】従来より、ＬＳＩ等の半導体集積回路の
故障を検出するためのスキャンテストでは、例えば、図
５に示すようなスキャンフリップフロップ回路が用いら
れている。
故障を検出するためのスキャンテストでは、例えば、図
５に示すようなスキャンフリップフロップ回路が用いら
れている。
【０００３】図５は、従来のスキャンフリップフロップ
回路の一構成例を示す図である。また、図６は、図５に
示したスキャンフリップフロップ回路の動作を説明する
ためのタイミングチャートである。
回路の一構成例を示す図である。また、図６は、図５に
示したスキャンフリップフロップ回路の動作を説明する
ためのタイミングチャートである。
【０００４】図５に示すように本従来例においては、通
常論理入力信号Ｄが入力される通常論理入力（Ｄ）端子
及びスキャン論理入力信号ＳＩＮが入力されるスキャン
論理入力（ＳＩＮ）端子を具備し、通常論理入力信号Ｄ
及びスキャン論理入力信号ＳＩＮのいずれかを選択して
出力するセレクタ回路１と、セレクタ回路１から出力さ
れた信号を取り込んでラッチ出力するマスターラッチ回
路２と、マスターラッチ回路２から出力された信号を取
り込んでラッチ出力するための論理出力（Ｑ）端子及び
スキャン論理出力（ＳＯＵＴ）端子を具備し、通常動作
時にマスターラッチ回路２から出力された信号を取り込
んでＱ端子を介して論理出力信号Ｑとしてラッチ出力す
るとともに、スキャンテスト時にマスターラッチ回路２
から出力された信号を取り込んでＱ端子及びＳＯＵＴ端
子を介してそれぞれ論理出力（Ｑ）信号及びスキャン論
理出力（ＳＯＵＴ）信号としてラッチ出力するスレーブ
ラッチ回路９と、クロック信号ＣＬＫ及び制御信号ＳＥ
Ｌに基づいて、本スキャンフリップフロップ回路内に設
けられた後述するトランスファーゲートを制御するため
の信号を生成して出力するクロック回路４とが設けられ
ている。
常論理入力信号Ｄが入力される通常論理入力（Ｄ）端子
及びスキャン論理入力信号ＳＩＮが入力されるスキャン
論理入力（ＳＩＮ）端子を具備し、通常論理入力信号Ｄ
及びスキャン論理入力信号ＳＩＮのいずれかを選択して
出力するセレクタ回路１と、セレクタ回路１から出力さ
れた信号を取り込んでラッチ出力するマスターラッチ回
路２と、マスターラッチ回路２から出力された信号を取
り込んでラッチ出力するための論理出力（Ｑ）端子及び
スキャン論理出力（ＳＯＵＴ）端子を具備し、通常動作
時にマスターラッチ回路２から出力された信号を取り込
んでＱ端子を介して論理出力信号Ｑとしてラッチ出力す
るとともに、スキャンテスト時にマスターラッチ回路２
から出力された信号を取り込んでＱ端子及びＳＯＵＴ端
子を介してそれぞれ論理出力（Ｑ）信号及びスキャン論
理出力（ＳＯＵＴ）信号としてラッチ出力するスレーブ
ラッチ回路９と、クロック信号ＣＬＫ及び制御信号ＳＥ
Ｌに基づいて、本スキャンフリップフロップ回路内に設
けられた後述するトランスファーゲートを制御するため
の信号を生成して出力するクロック回路４とが設けられ
ている。
【０００５】なお、スキャン論理出力（ＳＯＵＴ）端子
は、スキャンテスト専用の出力端子であり、通常動作時
には動作せず、スキャンテスト時にのみ動作するもので
ある。
は、スキャンテスト専用の出力端子であり、通常動作時
には動作せず、スキャンテスト時にのみ動作するもので
ある。
【０００６】セレクタ回路１においては、Ｄ端子を介し
て入力される通常論理入力信号Ｄをオンオフ（導通／非
導通）するトランスファーゲート１１と、ＳＩＮ端子を
介して入力されるスキャン論理入力信号ＳＩＮをオンオ
フするトランスファーゲート１２とが設けられている。
て入力される通常論理入力信号Ｄをオンオフ（導通／非
導通）するトランスファーゲート１１と、ＳＩＮ端子を
介して入力されるスキャン論理入力信号ＳＩＮをオンオ
フするトランスファーゲート１２とが設けられている。
【０００７】マスターラッチ回路２においては、セレク
タ回路１から出力された信号をオンオフするトランスフ
ァーゲート２１と、トランスファーゲート２１から出力
された信号を反転出力するインバータ２２と、インバー
タ２２から出力された信号をオンオフして後段のスレー
ブラッチ回路９に対して出力するトランスファーゲート
２５と、インバータ２２から出力された信号を反転出力
するインバータ２３と、インバータ２３の出力とインバ
ータ２２の入力との間をオンオフするトランスファーゲ
ート２４とが設けられている。
タ回路１から出力された信号をオンオフするトランスフ
ァーゲート２１と、トランスファーゲート２１から出力
された信号を反転出力するインバータ２２と、インバー
タ２２から出力された信号をオンオフして後段のスレー
ブラッチ回路９に対して出力するトランスファーゲート
２５と、インバータ２２から出力された信号を反転出力
するインバータ２３と、インバータ２３の出力とインバ
ータ２２の入力との間をオンオフするトランスファーゲ
ート２４とが設けられている。
【０００８】スレーブラッチ回路９においては、マスタ
ーラッチ回路２から出力された信号を反転してＱ端子を
介して論理出力信号Ｑとして出力するインバータ９１
と、インバータ９１から出力された信号を反転出力する
インバータ９２と、インバータ９２の出力とインバータ
９１の入力との間をオンオフするトランスファーゲート
９３と、インバータ９２から出力された信号をオンオフ
するトランスファーゲート９４と、トランスファーゲー
ト９４から出力された信号を反転してＳＯＵＴ端子を介
してスキャン論理出力信号ＳＯＵＴとして出力するイン
バータ９５とが設けられている。
ーラッチ回路２から出力された信号を反転してＱ端子を
介して論理出力信号Ｑとして出力するインバータ９１
と、インバータ９１から出力された信号を反転出力する
インバータ９２と、インバータ９２の出力とインバータ
９１の入力との間をオンオフするトランスファーゲート
９３と、インバータ９２から出力された信号をオンオフ
するトランスファーゲート９４と、トランスファーゲー
ト９４から出力された信号を反転してＳＯＵＴ端子を介
してスキャン論理出力信号ＳＯＵＴとして出力するイン
バータ９５とが設けられている。
【０００９】クロック回路４においては、クロック信号
ＣＬＫを反転してクロック信号ＡＢとして出力するイン
バータ４１と、インバータ４１から出力された信号を反
転してクロック信号Ａとして出力するインバータ４２
と、制御信号ＳＥＬを反転して制御信号ＢＢとして出力
するインバータ４３と、インバータ４３から出力された
信号を反転して制御信号Ｂとして出力するインバータ４
４とが設けられており、クロック信号ＡＢ，Ａ及び制御
信号ＢＢ，Ｂによって本スキャンフリップフロップ回路
内に設けられたトランスファーゲートのオンオフが制御
される。
ＣＬＫを反転してクロック信号ＡＢとして出力するイン
バータ４１と、インバータ４１から出力された信号を反
転してクロック信号Ａとして出力するインバータ４２
と、制御信号ＳＥＬを反転して制御信号ＢＢとして出力
するインバータ４３と、インバータ４３から出力された
信号を反転して制御信号Ｂとして出力するインバータ４
４とが設けられており、クロック信号ＡＢ，Ａ及び制御
信号ＢＢ，Ｂによって本スキャンフリップフロップ回路
内に設けられたトランスファーゲートのオンオフが制御
される。
【００１０】以下に、上記のように構成されたスキャン
フリップフロップ回路の動作について説明する。
フリップフロップ回路の動作について説明する。
【００１１】通常動作時においては、制御信号ＳＥＬ＝
０とすることにより、制御信号ＢＢ＝１，Ｂ＝０となる
ため、セレクタ回路１内に設けられたトランスファーゲ
ート１１が導通し、セレクタ回路１から通常論理入力信
号Ｄが出力される。
０とすることにより、制御信号ＢＢ＝１，Ｂ＝０となる
ため、セレクタ回路１内に設けられたトランスファーゲ
ート１１が導通し、セレクタ回路１から通常論理入力信
号Ｄが出力される。
【００１２】マスターラッチ回路２においては、クロッ
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力された通常論理入力信号Ｄが取
り込まれてインバータ２２にて反転出力される。
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力された通常論理入力信号Ｄが取
り込まれてインバータ２２にて反転出力される。
【００１３】続いて、クロック信号ＣＬＫが０から１に
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路９に取り
込まれることになる。
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路９に取り
込まれることになる。
【００１４】すると、スレーブラッチ回路９において
は、取り込まれた信号がインバータ９１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート９３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
は、取り込まれた信号がインバータ９１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート９３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
【００１５】ここで、通常動作時（制御信号ＳＥＬ＝
０）においては、制御信号ＢＢ＝１，Ｂ＝０であり、ト
ランスファーゲート９４が非導通であるため、スキャン
論理出力（ＳＯＵＴ）端子において、動作が行われない
ことになる。
０）においては、制御信号ＢＢ＝１，Ｂ＝０であり、ト
ランスファーゲート９４が非導通であるため、スキャン
論理出力（ＳＯＵＴ）端子において、動作が行われない
ことになる。
【００１６】一方、スキャンテスト時においては、制御
信号ＳＥＬ＝１とすることにより、制御信号ＢＢ＝１，
Ｂ＝０となるため、セレクタ回路１内に設けられたトラ
ンスファーゲート１２が導通し、セレクタ回路１からス
キャン論理入力信号ＳＩＮが出力される。
信号ＳＥＬ＝１とすることにより、制御信号ＢＢ＝１，
Ｂ＝０となるため、セレクタ回路１内に設けられたトラ
ンスファーゲート１２が導通し、セレクタ回路１からス
キャン論理入力信号ＳＩＮが出力される。
【００１７】マスターラッチ回路２においては、クロッ
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力されたスキャン論理入力信号Ｓ
ＩＮが取り込まれてインバータ２２にて反転出力され
る。
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力されたスキャン論理入力信号Ｓ
ＩＮが取り込まれてインバータ２２にて反転出力され
る。
【００１８】続いて、クロック信号ＣＬＫが０から１に
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路９に取り
込まれることになる。
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路９に取り
込まれることになる。
【００１９】すると、スレーブラッチ回路９において
は、取り込まれた信号がインバータ９１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート９３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
は、取り込まれた信号がインバータ９１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート９３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
【００２０】ここで、スキャンテスト時（制御信号ＳＥ
Ｌ＝１）においては、制御信号ＢＢ＝０，Ｂ＝１であ
り、トランスファーゲート９４が導通するため、インバ
ータ９２から出力された信号がインバータ９５にて反転
され、スキャン論理出力（ＳＯＵＴ）端子を介してスキ
ャン論理出力信号ＳＯＵＴとして出力されることにな
る。
Ｌ＝１）においては、制御信号ＢＢ＝０，Ｂ＝１であ
り、トランスファーゲート９４が導通するため、インバ
ータ９２から出力された信号がインバータ９５にて反転
され、スキャン論理出力（ＳＯＵＴ）端子を介してスキ
ャン論理出力信号ＳＯＵＴとして出力されることにな
る。
【００２１】なお、上述したようなスキャンフリップフ
ロップ回路は、実際には、次段のスキャンフリップフロ
ップ回路のＳＩＮ端子に接続されているＳＯＵＴ端子が
存在し、全てのスキャンフリップフロップ回路がそれぞ
れのＳＩＮ端子及びＳＯＵＴ端子を介してシリアルに接
続されている。
ロップ回路は、実際には、次段のスキャンフリップフロ
ップ回路のＳＩＮ端子に接続されているＳＯＵＴ端子が
存在し、全てのスキャンフリップフロップ回路がそれぞ
れのＳＩＮ端子及びＳＯＵＴ端子を介してシリアルに接
続されている。
【００２２】そして、スキャンテスト時には、全てのス
キャンフリップフロップ回路において、ＳＯＵＴ端子及
びＳＩＮ端子を介してシフト動作が行われる。
キャンフリップフロップ回路において、ＳＯＵＴ端子及
びＳＩＮ端子を介してシフト動作が行われる。
【００２３】
【発明が解決しようとしている課題】スキャン論理出力
（ＳＯＵＴ）端子は、通常動作時に、使用されないもの
であるにもかかわらず論理出力（Ｑ）端子と同期して動
作するため、通常動作時の消費電力の増大の大きな要因
となるが、上述したようなスキャンフリップフロップ回
路においては、通常動作時に、制御信号ＳＥＬによって
トランスファーゲート９４（図５参照）を制御すること
によりＳＯＵＴ端子における動作が停止されるため、Ｓ
ＯＵＴ端子における消費電力を低減することができる。
（ＳＯＵＴ）端子は、通常動作時に、使用されないもの
であるにもかかわらず論理出力（Ｑ）端子と同期して動
作するため、通常動作時の消費電力の増大の大きな要因
となるが、上述したようなスキャンフリップフロップ回
路においては、通常動作時に、制御信号ＳＥＬによって
トランスファーゲート９４（図５参照）を制御すること
によりＳＯＵＴ端子における動作が停止されるため、Ｓ
ＯＵＴ端子における消費電力を低減することができる。
【００２４】しかしながら、実際には、ＳＯＵＴ端子に
接続されるトランスファーゲート９４（図５参照）が非
導通となる時に、図６に示すように、スキャン論理出力
信号ＳＯＵＴとして中間電位が出力されてしまうため、
この中間電位がＳＯＵＴ端子に接続されるインバータ９
５（図５参照）に入力されてしまい、ＳＯＵＴ端子にお
いて多くの電力が消費されてしまうという問題点があ
る。
接続されるトランスファーゲート９４（図５参照）が非
導通となる時に、図６に示すように、スキャン論理出力
信号ＳＯＵＴとして中間電位が出力されてしまうため、
この中間電位がＳＯＵＴ端子に接続されるインバータ９
５（図５参照）に入力されてしまい、ＳＯＵＴ端子にお
いて多くの電力が消費されてしまうという問題点があ
る。
【００２５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、通常動作時
に、スキャン論理出力端子における消費電力を低減する
ことができるスキャンフリップフロップ回路及びこれを
用いたスキャンテスト方法を提供することを目的とす
る。
る問題点に鑑みてなされたものであって、通常動作時
に、スキャン論理出力端子における消費電力を低減する
ことができるスキャンフリップフロップ回路及びこれを
用いたスキャンテスト方法を提供することを目的とす
る。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、通常論理入力信号が入力される第１の入力
端子及びスキャン論理入力信号が入力される第２の入力
端子を具備し、通常動作時に前記通常論理入力信号を出
力するとともに、スキャンテスト時に前記スキャン論理
入力信号を出力するセレクタ回路と、該セレクタ回路か
ら出力された信号を取り込んでラッチ出力するマスタス
レーブ回路と、該マスターラッチ回路から出力された信
号を取り込んでラッチ出力するための第１及び第２の出
力端子を具備し、通常動作時に前記マスターラッチ回路
から出力された信号を取り込んで前記第１の出力端子を
介してラッチ出力するとともに、スキャンテスト時に前
記マスターラッチ回路から出力された信号を取り込んで
前記第１及び第２の出力端子を介してラッチ出力するス
レーブラッチ回路とを有してなるスキャンフリップフロ
ップ回路において、前記スレーブラッチ回路は、通常動
作時に前記第２の出力端子から出力される出力値を電源
電位に固定することを特徴とする。
に本発明は、通常論理入力信号が入力される第１の入力
端子及びスキャン論理入力信号が入力される第２の入力
端子を具備し、通常動作時に前記通常論理入力信号を出
力するとともに、スキャンテスト時に前記スキャン論理
入力信号を出力するセレクタ回路と、該セレクタ回路か
ら出力された信号を取り込んでラッチ出力するマスタス
レーブ回路と、該マスターラッチ回路から出力された信
号を取り込んでラッチ出力するための第１及び第２の出
力端子を具備し、通常動作時に前記マスターラッチ回路
から出力された信号を取り込んで前記第１の出力端子を
介してラッチ出力するとともに、スキャンテスト時に前
記マスターラッチ回路から出力された信号を取り込んで
前記第１及び第２の出力端子を介してラッチ出力するス
レーブラッチ回路とを有してなるスキャンフリップフロ
ップ回路において、前記スレーブラッチ回路は、通常動
作時に前記第２の出力端子から出力される出力値を電源
電位に固定することを特徴とする。
【００２７】また、前記スレーブラッチ回路は、前記マ
スタスレーブ回路から取り込んだ信号を反転して前記第
１の出力端子を介して出力する第１のインバータと、前
記第１のインバータから出力された信号を反転して出力
する第２のインバータと、前記第２のインバータの出力
が入力に接続されるとともに、前記第１のインバータの
入力が出力に接続されるトランスファーゲートと、前記
第２のインバータから出力された信号及び制御信号が入
力され、両者のＮＡＮＤを演算して該演算結果を前記第
２の出力端子を介して出力するＮＡＮＤゲートとを有
し、前記トランスファーゲートは、前記マスターラッチ
回路から出力された信号を取り込む場合に非導通となる
とともに取り込んだ信号をラッチする場合に導通となる
ことを特徴とする。
スタスレーブ回路から取り込んだ信号を反転して前記第
１の出力端子を介して出力する第１のインバータと、前
記第１のインバータから出力された信号を反転して出力
する第２のインバータと、前記第２のインバータの出力
が入力に接続されるとともに、前記第１のインバータの
入力が出力に接続されるトランスファーゲートと、前記
第２のインバータから出力された信号及び制御信号が入
力され、両者のＮＡＮＤを演算して該演算結果を前記第
２の出力端子を介して出力するＮＡＮＤゲートとを有
し、前記トランスファーゲートは、前記マスターラッチ
回路から出力された信号を取り込む場合に非導通となる
とともに取り込んだ信号をラッチする場合に導通となる
ことを特徴とする。
【００２８】また、通常論理入力信号が入力される第１
の入力端子及びスキャン論理入力信号が入力される第２
の入力端子を具備し、通常動作時に前記通常論理入力信
号を出力するとともに、スキャンテスト時に前記スキャ
ン論理入力信号を出力するセレクタ回路と、該セレクタ
回路から出力された信号を取り込んでラッチ出力するマ
スタスレーブ回路と、該マスターラッチ回路から出力さ
れた信号を取り込んでラッチ出力するための第１及び第
２の出力端子を具備し、通常動作時に前記マスターラッ
チ回路から出力された信号を取り込んで前記第１の出力
端子を介してラッチ出力するとともに、スキャンテスト
時に前記マスターラッチ回路から出力された信号を取り
込んで前記第１及び第２の出力端子を介してラッチ出力
するスレーブラッチ回路とを有してなるスキャンフリッ
プフロップ回路において、前記スレーブラッチ回路は、
通常動作時に前記第２の出力端子から出力される出力値
をグランド電位に固定することを特徴とする。
の入力端子及びスキャン論理入力信号が入力される第２
の入力端子を具備し、通常動作時に前記通常論理入力信
号を出力するとともに、スキャンテスト時に前記スキャ
ン論理入力信号を出力するセレクタ回路と、該セレクタ
回路から出力された信号を取り込んでラッチ出力するマ
スタスレーブ回路と、該マスターラッチ回路から出力さ
れた信号を取り込んでラッチ出力するための第１及び第
２の出力端子を具備し、通常動作時に前記マスターラッ
チ回路から出力された信号を取り込んで前記第１の出力
端子を介してラッチ出力するとともに、スキャンテスト
時に前記マスターラッチ回路から出力された信号を取り
込んで前記第１及び第２の出力端子を介してラッチ出力
するスレーブラッチ回路とを有してなるスキャンフリッ
プフロップ回路において、前記スレーブラッチ回路は、
通常動作時に前記第２の出力端子から出力される出力値
をグランド電位に固定することを特徴とする。
【００２９】また、前記スレーブラッチ回路は、前記マ
スタスレーブ回路から取り込んだ信号を反転して前記第
１の出力端子を介して出力する第１のインバータと、前
記第１のインバータから出力された信号を反転して出力
する第２のインバータと、前記第２のインバータの出力
が入力に接続されるとともに、前記第１のインバータの
入力が出力に接続されるトランスファーゲートと、前記
第２のインバータから出力された信号及び制御信号が入
力され、両者のＮＯＲを演算して該演算結果を前記第２
の出力端子を介して出力するＮＯＲゲートとを有し、前
記トランスファーゲートは、前記マスターラッチ回路か
ら出力された信号を取り込む場合に非導通となるととも
に取り込んだ信号をラッチする場合に導通となることを
特徴とする。
スタスレーブ回路から取り込んだ信号を反転して前記第
１の出力端子を介して出力する第１のインバータと、前
記第１のインバータから出力された信号を反転して出力
する第２のインバータと、前記第２のインバータの出力
が入力に接続されるとともに、前記第１のインバータの
入力が出力に接続されるトランスファーゲートと、前記
第２のインバータから出力された信号及び制御信号が入
力され、両者のＮＯＲを演算して該演算結果を前記第２
の出力端子を介して出力するＮＯＲゲートとを有し、前
記トランスファーゲートは、前記マスターラッチ回路か
ら出力された信号を取り込む場合に非導通となるととも
に取り込んだ信号をラッチする場合に導通となることを
特徴とする。
【００３０】また、通常論理入力信号が入力される第１
の入力端子を具備し、通常動作時に前記通常論理入力信
号を取り込んでラッチ出力する第１のマスタスレーブ回
路と、スキャン論理入力信号が入力される第２の入力端
子を具備し、スキャンテスト時に前記スキャン論理入力
信号を取り込んでラッチ出力する第２のマスタスレーブ
回路と、前記第１及び第２のマスターラッチ回路から出
力された信号を取り込んでラッチ出力するための第１及
び第２の出力端子を具備し、通常動作時に前記第１のマ
スターラッチ回路から出力された信号を取り込んで前記
第１の出力端子を介してラッチ出力するとともに、スキ
ャンテスト時に前記第２のマスターラッチ回路から出力
された信号を取り込んで前記第１及び第２の出力端子を
介してラッチ出力するスレーブラッチ回路と有してなる
スキャンフリップフロップ回路において、前記スレーブ
ラッチ回路は、通常動作時に前記第２の出力端子から出
力される出力値を電源電位に固定することを特徴とす
る。また、前記スレーブラッチ回路は、前記第１のマス
タスレーブ回路から取り込んだ信号を反転して前記第１
の出力端子を介して出力する第１のインバータと、前記
第１のインバータから出力された信号を反転して出力す
る第２のインバータと、前記第２のインバータの出力が
入力に接続される第１のトランスファーゲートと、前記
第２のマスターラッチ回路の出力及び前記第１のトラン
スファーゲートの出力が入力に接続されるとともに、前
記第１のインバータの入力が出力に接続される第２のト
ランスファーゲートと、前記第２のインバータから出力
された信号及び制御信号が入力され、両者のＮＡＮＤを
演算して該演算結果を前記第２の出力端子を介して出力
するＮＡＮＤゲートとを有し、前記第１のトランスファ
ーゲートは、通常動作時に常に導通状態となり、かつ、
スキャンテスト時に前記第２のマスターラッチ回路から
出力された信号を取り込む場合に非導通となるとともに
取り込んだ信号をラッチする場合に導通となり、前記第
２のトランスファーゲートは、スキャンテスト時に常に
導通状態となり、かつ、通常動作時に前記第１のマスタ
ーラッチ回路から出力された信号を取り込む場合に非導
通となるとともに取り込んだ信号をラッチする場合に導
通となることを特徴とする。
の入力端子を具備し、通常動作時に前記通常論理入力信
号を取り込んでラッチ出力する第１のマスタスレーブ回
路と、スキャン論理入力信号が入力される第２の入力端
子を具備し、スキャンテスト時に前記スキャン論理入力
信号を取り込んでラッチ出力する第２のマスタスレーブ
回路と、前記第１及び第２のマスターラッチ回路から出
力された信号を取り込んでラッチ出力するための第１及
び第２の出力端子を具備し、通常動作時に前記第１のマ
スターラッチ回路から出力された信号を取り込んで前記
第１の出力端子を介してラッチ出力するとともに、スキ
ャンテスト時に前記第２のマスターラッチ回路から出力
された信号を取り込んで前記第１及び第２の出力端子を
介してラッチ出力するスレーブラッチ回路と有してなる
スキャンフリップフロップ回路において、前記スレーブ
ラッチ回路は、通常動作時に前記第２の出力端子から出
力される出力値を電源電位に固定することを特徴とす
る。また、前記スレーブラッチ回路は、前記第１のマス
タスレーブ回路から取り込んだ信号を反転して前記第１
の出力端子を介して出力する第１のインバータと、前記
第１のインバータから出力された信号を反転して出力す
る第２のインバータと、前記第２のインバータの出力が
入力に接続される第１のトランスファーゲートと、前記
第２のマスターラッチ回路の出力及び前記第１のトラン
スファーゲートの出力が入力に接続されるとともに、前
記第１のインバータの入力が出力に接続される第２のト
ランスファーゲートと、前記第２のインバータから出力
された信号及び制御信号が入力され、両者のＮＡＮＤを
演算して該演算結果を前記第２の出力端子を介して出力
するＮＡＮＤゲートとを有し、前記第１のトランスファ
ーゲートは、通常動作時に常に導通状態となり、かつ、
スキャンテスト時に前記第２のマスターラッチ回路から
出力された信号を取り込む場合に非導通となるとともに
取り込んだ信号をラッチする場合に導通となり、前記第
２のトランスファーゲートは、スキャンテスト時に常に
導通状態となり、かつ、通常動作時に前記第１のマスタ
ーラッチ回路から出力された信号を取り込む場合に非導
通となるとともに取り込んだ信号をラッチする場合に導
通となることを特徴とする。
【００３１】また、通常論理入力信号が入力される第１
の入力端子を具備し、通常動作時に前記通常論理入力信
号を取り込んでラッチ出力する第１のマスタスレーブ回
路と、スキャン論理入力信号が入力される第２の入力端
子を具備し、スキャンテスト時に前記スキャン論理入力
信号を取り込んでラッチ出力する第２のマスタスレーブ
回路と、前記第１及び第２のマスターラッチ回路から出
力された信号を取り込んでラッチ出力するための第１及
び第２の出力端子を具備し、通常動作時に前記第１のマ
スターラッチ回路から出力された信号を取り込んで前記
第１の出力端子を介してラッチ出力するとともに、スキ
ャンテスト時に前記第２のマスターラッチ回路から出力
された信号を取り込んで前記第１及び第２の出力端子を
介してラッチ出力するスレーブラッチ回路と有してなる
スキャンフリップフロップ回路において、前記スレーブ
ラッチ回路は、通常動作時に前記第２の出力端子から出
力される出力値をグランド電位に固定することを特徴と
する。
の入力端子を具備し、通常動作時に前記通常論理入力信
号を取り込んでラッチ出力する第１のマスタスレーブ回
路と、スキャン論理入力信号が入力される第２の入力端
子を具備し、スキャンテスト時に前記スキャン論理入力
信号を取り込んでラッチ出力する第２のマスタスレーブ
回路と、前記第１及び第２のマスターラッチ回路から出
力された信号を取り込んでラッチ出力するための第１及
び第２の出力端子を具備し、通常動作時に前記第１のマ
スターラッチ回路から出力された信号を取り込んで前記
第１の出力端子を介してラッチ出力するとともに、スキ
ャンテスト時に前記第２のマスターラッチ回路から出力
された信号を取り込んで前記第１及び第２の出力端子を
介してラッチ出力するスレーブラッチ回路と有してなる
スキャンフリップフロップ回路において、前記スレーブ
ラッチ回路は、通常動作時に前記第２の出力端子から出
力される出力値をグランド電位に固定することを特徴と
する。
【００３２】また、前記スレーブラッチ回路は、前記第
１のマスタスレーブ回路から取り込んだ信号を反転して
前記第１の出力端子を介して出力する第１のインバータ
と、前記第１のインバータから出力された信号を反転し
て出力する第２のインバータと、前記第２のインバータ
の出力が入力に接続される第１のトランスファーゲート
と、前記第２のマスターラッチ回路の出力及び前記第１
のトランスファーゲートの出力が入力に接続されるとと
もに、前記第１のインバータの入力が出力に接続される
第２のトランスファーゲートと、前記第２のインバータ
から出力された信号及び制御信号が入力され、両者のＮ
ＯＲを演算して該演算結果を前記第２の出力端子を介し
て出力するＮＯＲゲートとを有し、前記第１のトランス
ファーゲートは、通常動作時に常に導通状態となり、か
つ、スキャンテスト時に前記第２のマスターラッチ回路
から出力された信号を取り込む場合に非導通となるとと
もに取り込んだ信号をラッチする場合に導通となり、前
記第２のトランスファーゲートは、スキャンテスト時に
常に導通状態となり、かつ、通常動作時に前記第１のマ
スターラッチ回路から出力された信号を取り込む場合に
非導通となるとともに取り込んだ信号をラッチする場合
に導通となることを特徴とする。
１のマスタスレーブ回路から取り込んだ信号を反転して
前記第１の出力端子を介して出力する第１のインバータ
と、前記第１のインバータから出力された信号を反転し
て出力する第２のインバータと、前記第２のインバータ
の出力が入力に接続される第１のトランスファーゲート
と、前記第２のマスターラッチ回路の出力及び前記第１
のトランスファーゲートの出力が入力に接続されるとと
もに、前記第１のインバータの入力が出力に接続される
第２のトランスファーゲートと、前記第２のインバータ
から出力された信号及び制御信号が入力され、両者のＮ
ＯＲを演算して該演算結果を前記第２の出力端子を介し
て出力するＮＯＲゲートとを有し、前記第１のトランス
ファーゲートは、通常動作時に常に導通状態となり、か
つ、スキャンテスト時に前記第２のマスターラッチ回路
から出力された信号を取り込む場合に非導通となるとと
もに取り込んだ信号をラッチする場合に導通となり、前
記第２のトランスファーゲートは、スキャンテスト時に
常に導通状態となり、かつ、通常動作時に前記第１のマ
スターラッチ回路から出力された信号を取り込む場合に
非導通となるとともに取り込んだ信号をラッチする場合
に導通となることを特徴とする。
【００３３】また、前記スレーブラッチ回路は、スキャ
ンテスト時に前記第１及び第２の出力端子から出力され
る出力値が互いに同一であることを特徴とする。
ンテスト時に前記第１及び第２の出力端子から出力され
る出力値が互いに同一であることを特徴とする。
【００３４】また、前記スキャンフリップフロップ回路
を用いたスキャンテスト方法であって、スキャンテスト
時に、前記制御信号として電源電位を入力し、通常動作
時に、前記制御信号としてグランド電位を入力すること
を特徴とする。
を用いたスキャンテスト方法であって、スキャンテスト
時に、前記制御信号として電源電位を入力し、通常動作
時に、前記制御信号としてグランド電位を入力すること
を特徴とする。
【００３５】（作用）上記のように構成された本発明に
おいては、スレーブラッチ回路において、通常動作時に
第２の出力端子から出力される出力値が電源電位或いは
グランド電位に固定される。
おいては、スレーブラッチ回路において、通常動作時に
第２の出力端子から出力される出力値が電源電位或いは
グランド電位に固定される。
【００３６】このため、通常動作時の第２の出力端子に
おける消費電力が低減されるとともに、リーク電流が生
じることがない。
おける消費電力が低減されるとともに、リーク電流が生
じることがない。
【００３７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３８】（第１の実施の形態）図１は、本発明のス
キャンフリップフロップ回路の第１の実施の形態を示す
図である。なお、図１において、図５に示したスキャン
フリップフロップ回路と同様の部分については、同一の
符号を付し、詳細な説明を省略する。
キャンフリップフロップ回路の第１の実施の形態を示す
図である。なお、図１において、図５に示したスキャン
フリップフロップ回路と同様の部分については、同一の
符号を付し、詳細な説明を省略する。
【００３９】図１に示すように本形態においては、通常
論理入力信号Ｄが入力される第１の入力端子である通常
論理入力（Ｄ）端子及びスキャン論理入力信号ＳＩＮが
入力される第２の入力端子であるスキャン論理入力（Ｓ
ＩＮ）端子を具備し、通常論理入力信号Ｄ及びスキャン
論理入力信号ＳＩＮのいずれかを選択して出力するセレ
クタ回路１と、セレクタ回路１から出力された信号を取
り込んでラッチ出力するマスターラッチ回路２と、マス
ターラッチ回路２から出力された信号を取り込んでラッ
チ出力するための第１の出力端子である論理出力（Ｑ）
端子及び第２の出力端子であるスキャン論理出力（ＳＯ
ＵＴ）端子を具備し、通常動作時にマスターラッチ回路
２から出力された信号を取り込んでＱ端子を介して論理
出力信号Ｑとしてラッチ出力するとともに、スキャンテ
スト時にマスターラッチ回路２から出力された信号を取
り込んでＱ端子及びＳＯＵＴ端子を介してそれぞれ論理
出力（Ｑ）信号及びスキャン論理出力（ＳＯＵＴ）信号
としてラッチ出力するスレーブラッチ回路３と、クロッ
ク信号ＣＬＫ及び制御信号ＳＥＬに基づいて、本スキャ
ンフリップフロップ回路内に設けられた後述するトラン
スファーゲートを制御するための信号を生成して出力す
るクロック回路４とが設けられている。
論理入力信号Ｄが入力される第１の入力端子である通常
論理入力（Ｄ）端子及びスキャン論理入力信号ＳＩＮが
入力される第２の入力端子であるスキャン論理入力（Ｓ
ＩＮ）端子を具備し、通常論理入力信号Ｄ及びスキャン
論理入力信号ＳＩＮのいずれかを選択して出力するセレ
クタ回路１と、セレクタ回路１から出力された信号を取
り込んでラッチ出力するマスターラッチ回路２と、マス
ターラッチ回路２から出力された信号を取り込んでラッ
チ出力するための第１の出力端子である論理出力（Ｑ）
端子及び第２の出力端子であるスキャン論理出力（ＳＯ
ＵＴ）端子を具備し、通常動作時にマスターラッチ回路
２から出力された信号を取り込んでＱ端子を介して論理
出力信号Ｑとしてラッチ出力するとともに、スキャンテ
スト時にマスターラッチ回路２から出力された信号を取
り込んでＱ端子及びＳＯＵＴ端子を介してそれぞれ論理
出力（Ｑ）信号及びスキャン論理出力（ＳＯＵＴ）信号
としてラッチ出力するスレーブラッチ回路３と、クロッ
ク信号ＣＬＫ及び制御信号ＳＥＬに基づいて、本スキャ
ンフリップフロップ回路内に設けられた後述するトラン
スファーゲートを制御するための信号を生成して出力す
るクロック回路４とが設けられている。
【００４０】本形態においては、図５に示したスレーブ
ラッチ回路９の代わりに、スレーブラッチ回路３が設け
られており、その他の構成は図５に示したスキャンフリ
ップフロップ回路と同様である。
ラッチ回路９の代わりに、スレーブラッチ回路３が設け
られており、その他の構成は図５に示したスキャンフリ
ップフロップ回路と同様である。
【００４１】スレーブラッチ回路３においては、マスタ
ーラッチ回路２から出力された信号を反転してＱ端子を
介して論理出力信号Ｑとして出力するインバータ３１
と、インバータ３１から出力された信号を反転出力する
インバータ３２と、インバータ３２の出力とインバータ
３１の入力との間をオンオフ（導通／非導通）するトラ
ンスファーゲート３３と、インバータ３２から出力され
た信号及びクロック回路４にて生成された制御信号Ｂが
入力され、両者のＮＡＮＤを演算して該演算結果をＳＯ
ＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとして
出力するＮＡＮＤゲート３４とが設けられている。
ーラッチ回路２から出力された信号を反転してＱ端子を
介して論理出力信号Ｑとして出力するインバータ３１
と、インバータ３１から出力された信号を反転出力する
インバータ３２と、インバータ３２の出力とインバータ
３１の入力との間をオンオフ（導通／非導通）するトラ
ンスファーゲート３３と、インバータ３２から出力され
た信号及びクロック回路４にて生成された制御信号Ｂが
入力され、両者のＮＡＮＤを演算して該演算結果をＳＯ
ＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとして
出力するＮＡＮＤゲート３４とが設けられている。
【００４２】なお、トランスファーゲート３３は、マス
ターラッチ回路２から出力された信号を取り込む場合に
非導通となるとともに、取り込んだ信号をラッチする場
合に導通となる。
ターラッチ回路２から出力された信号を取り込む場合に
非導通となるとともに、取り込んだ信号をラッチする場
合に導通となる。
【００４３】以下に、上記のように構成されたスキャン
フリップフロップ回路の動作についてタイミングチャー
トを用いて説明する。
フリップフロップ回路の動作についてタイミングチャー
トを用いて説明する。
【００４４】図２は、図１に示したスキャンフリップフ
ロップ回路の動作を説明するためのタイミングチャート
である。
ロップ回路の動作を説明するためのタイミングチャート
である。
【００４５】まず、通常動作時の動作について説明す
る。
る。
【００４６】通常動作時においては、制御信号ＳＥＬ＝
０とすることにより、制御信号ＢＢ＝１，Ｂ＝０となる
ため、セレクタ回路１内に設けられたトランスファーゲ
ート１１が導通し、セレクタ回路１から通常論理入力信
号Ｄが出力される。
０とすることにより、制御信号ＢＢ＝１，Ｂ＝０となる
ため、セレクタ回路１内に設けられたトランスファーゲ
ート１１が導通し、セレクタ回路１から通常論理入力信
号Ｄが出力される。
【００４７】マスターラッチ回路２においては、クロッ
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力された通常論理入力信号Ｄが取
り込まれてインバータ２２にて反転出力される。
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力された通常論理入力信号Ｄが取
り込まれてインバータ２２にて反転出力される。
【００４８】続いて、クロック信号ＣＬＫが０から１に
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路３に取り
込まれることになる。
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路３に取り
込まれることになる。
【００４９】すると、スレーブラッチ回路３において
は、取り込まれた信号がインバータ３１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート３３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
は、取り込まれた信号がインバータ３１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート３３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
【００５０】ここで、ＮＡＮＤゲート３４においては、
入力される制御信号Ｂ＝０であるため、インバータ３２
から出力された信号が０または１のいずれの値であって
も、出力値が電源電位である１に固定される。
入力される制御信号Ｂ＝０であるため、インバータ３２
から出力された信号が０または１のいずれの値であって
も、出力値が電源電位である１に固定される。
【００５１】次に、スキャンテスト時の動作について説
明する。
明する。
【００５２】スキャンテスト時においては、制御信号Ｓ
ＥＬ＝１とすることにより、制御信号ＢＢ＝１，制御信
号Ｂ＝０となり、セレクタ回路１内に設けられたトラン
スファーゲート１２が導通するため、セレクタ回路１か
らスキャン論理入力信号ＳＩＮが出力される。
ＥＬ＝１とすることにより、制御信号ＢＢ＝１，制御信
号Ｂ＝０となり、セレクタ回路１内に設けられたトラン
スファーゲート１２が導通するため、セレクタ回路１か
らスキャン論理入力信号ＳＩＮが出力される。
【００５３】マスターラッチ回路２においては、クロッ
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力されたスキャン論理入力信号Ｓ
ＩＮが取り込まれてインバータ２２にて反転出力され
る。
ク信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝
０となり、トランスファーゲート２１が導通するため、
セレクタ回路１から出力されたスキャン論理入力信号Ｓ
ＩＮが取り込まれてインバータ２２にて反転出力され
る。
【００５４】続いて、クロック信号ＣＬＫが０から１に
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路３に取り
込まれることになる。
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート２１が非導通となり、トランスファ
ーゲート２４，２５が導通するため、インバータ２２か
ら出力された信号がラッチされるとともに、インバータ
２２から出力された信号がスレーブラッチ回路３に取り
込まれることになる。
【００５５】すると、スレーブラッチ回路３において
は、取り込まれた信号がインバータ３１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート３３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
は、取り込まれた信号がインバータ３１にて反転され、
反転された信号がＱ端子を介して論理出力信号Ｑとして
出力される。そして、再度、クロック信号ＣＬＫが０か
ら１に変化すると、クロック信号ＡＢ＝１，Ａ＝０とな
り、トランスファーゲート３３が導通するため、論理出
力信号Ｑがラッチ出力されることになる。
【００５６】ここで、ＮＡＮＤゲート３４においては、
入力される制御信号Ｂ＝１であるため、この制御信号Ｂ
とインバータ３１から出力された信号がインバータ３２
にて反転された信号とのＮＡＮＤの演算結果がＱ端子か
ら出力された論理出力信号Ｑと互いに同一の信号とな
り、この信号がスキャン論理出力信号ＳＯＵＴとしてＳ
ＯＵＴ端子を介して出力される。
入力される制御信号Ｂ＝１であるため、この制御信号Ｂ
とインバータ３１から出力された信号がインバータ３２
にて反転された信号とのＮＡＮＤの演算結果がＱ端子か
ら出力された論理出力信号Ｑと互いに同一の信号とな
り、この信号がスキャン論理出力信号ＳＯＵＴとしてＳ
ＯＵＴ端子を介して出力される。
【００５７】上述したように、本形態においては、通常
動作時に、制御信号ＳＥＬ＝０とすることにより、スレ
ーブラッチ回路３内に設けられたＮＡＮＤゲート３４か
らの出力値、すなわち、スキャン論理出力（ＳＯＵＴ）
端子からの出力値が電源電位である１に固定される。
動作時に、制御信号ＳＥＬ＝０とすることにより、スレ
ーブラッチ回路３内に設けられたＮＡＮＤゲート３４か
らの出力値、すなわち、スキャン論理出力（ＳＯＵＴ）
端子からの出力値が電源電位である１に固定される。
【００５８】従って、ＳＯＵＴ端子は、通常動作時に、
リーク電流が流れることもなく一切動作しないため、Ｓ
ＯＵＴ端子における消費電力を低減することができる。
リーク電流が流れることもなく一切動作しないため、Ｓ
ＯＵＴ端子における消費電力を低減することができる。
【００５９】また、スキャンテスト時に、制御信号ＳＥ
Ｌ＝１とすることにより、スキャン論理入力信号ＳＩＮ
が、スキャン論理入力（ＳＩＮ）端子を介してマスター
ラッチ回路２に取り込まれ、クロック信号ＣＬＫの立ち
上がり時にマスターラッチ回路２からラッチ出力されて
スレーブラッチ回路３に取り込まれ、その後、クロック
信号ＣＬＫの立ち下がり時にスレーブラッチ回路３から
ＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴと
してラッチ出力される。
Ｌ＝１とすることにより、スキャン論理入力信号ＳＩＮ
が、スキャン論理入力（ＳＩＮ）端子を介してマスター
ラッチ回路２に取り込まれ、クロック信号ＣＬＫの立ち
上がり時にマスターラッチ回路２からラッチ出力されて
スレーブラッチ回路３に取り込まれ、その後、クロック
信号ＣＬＫの立ち下がり時にスレーブラッチ回路３から
ＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴと
してラッチ出力される。
【００６０】従って、スキャンテスト時には、クロック
信号ＣＬＫの立ち上がり及び立ち下がりタイミングに基
づいて、ＳＩＮ端子からＳＯＵＴ端子へのスキャン論理
入力信号の伝搬が可能となり、スキャンテスト動作を行
うことができる。
信号ＣＬＫの立ち上がり及び立ち下がりタイミングに基
づいて、ＳＩＮ端子からＳＯＵＴ端子へのスキャン論理
入力信号の伝搬が可能となり、スキャンテスト動作を行
うことができる。
【００６１】（第２の実施の形態）図３は、本発明のス
キャンフリップフロップ回路の第２の実施の形態を示す
図である。
キャンフリップフロップ回路の第２の実施の形態を示す
図である。
【００６２】図３に示すように本形態は、通常論理入力
信号Ｄが入力される第１の入力端子である通常論理入力
（Ｄ）端子を具備し、通常動作時に通常論理入力信号Ｄ
を取り込んでラッチ出力するマスターラッチ回路５と、
スキャン論理入力信号ＳＩＮが入力される第２の入力端
子であるスキャン論理入力（ＳＩＮ）端子を具備し、ス
キャンテスト時にスキャン論理入力信号ＳＩＮを取り込
んでラッチ出力するマスターラッチ回路６と、マスター
ラッチ回路５，６から出力された信号を取り込んでラッ
チ出力するための第１の出力端子である論理出力（Ｑ）
端子及び第２の出力端子であるスキャン論理出力（ＳＯ
ＵＴ）端子を具備し、通常動作時にマスターラッチ回路
５から出力された信号を取り込んで論理出力信号Ｑとし
てＱ端子を介してラッチ出力するとともに、スキャンテ
スト時にマスターラッチ回路６から出力された信号を取
り込んで論理出力信号Ｑ及びスキャン論理出力信号ＳＯ
ＵＴとしてそれぞれＱ端子及びＳＯＵＴ端子を介してラ
ッチ出力するスレーブラッチ回路７と、クロック信号Ｃ
ＬＫ，ＳＣ１，ＳＣ２に基づいて、本スキャンフリップ
フロップ回路内に設けられた後述するトランスファーゲ
ートを制御するための信号を生成して出力するクロック
回路８とが設けられている。
信号Ｄが入力される第１の入力端子である通常論理入力
（Ｄ）端子を具備し、通常動作時に通常論理入力信号Ｄ
を取り込んでラッチ出力するマスターラッチ回路５と、
スキャン論理入力信号ＳＩＮが入力される第２の入力端
子であるスキャン論理入力（ＳＩＮ）端子を具備し、ス
キャンテスト時にスキャン論理入力信号ＳＩＮを取り込
んでラッチ出力するマスターラッチ回路６と、マスター
ラッチ回路５，６から出力された信号を取り込んでラッ
チ出力するための第１の出力端子である論理出力（Ｑ）
端子及び第２の出力端子であるスキャン論理出力（ＳＯ
ＵＴ）端子を具備し、通常動作時にマスターラッチ回路
５から出力された信号を取り込んで論理出力信号Ｑとし
てＱ端子を介してラッチ出力するとともに、スキャンテ
スト時にマスターラッチ回路６から出力された信号を取
り込んで論理出力信号Ｑ及びスキャン論理出力信号ＳＯ
ＵＴとしてそれぞれＱ端子及びＳＯＵＴ端子を介してラ
ッチ出力するスレーブラッチ回路７と、クロック信号Ｃ
ＬＫ，ＳＣ１，ＳＣ２に基づいて、本スキャンフリップ
フロップ回路内に設けられた後述するトランスファーゲ
ートを制御するための信号を生成して出力するクロック
回路８とが設けられている。
【００６３】マスターラッチ回路５においては、Ｄ端子
を介して入力される通常論理入力信号Ｄをオンオフ（導
通／非導通）するトランスファーゲート５１と、トラン
スファーゲート５１から出力された信号を反転出力する
インバータ５２と、インバータ５２から出力された信号
をオンオフして後段のスレーブラッチ回路７に対して出
力するトランスファーゲート５５と、インバータ５２か
ら出力された信号を反転出力するインバータ５３と、イ
ンバータ５３の出力とインバータ５２の入力との間をオ
ンオフするトランスファーゲート５４とが設けられてい
る。
を介して入力される通常論理入力信号Ｄをオンオフ（導
通／非導通）するトランスファーゲート５１と、トラン
スファーゲート５１から出力された信号を反転出力する
インバータ５２と、インバータ５２から出力された信号
をオンオフして後段のスレーブラッチ回路７に対して出
力するトランスファーゲート５５と、インバータ５２か
ら出力された信号を反転出力するインバータ５３と、イ
ンバータ５３の出力とインバータ５２の入力との間をオ
ンオフするトランスファーゲート５４とが設けられてい
る。
【００６４】マスターラッチ回路６においては、ＳＩＮ
端子を介して入力されるスキャン論理入力信号ＳＩＮを
オンオフするトランスファーゲート６１と、トランスフ
ァーゲート６１から出力された信号を反転出力するイン
バータ６２と、インバータ６２から出力された信号をオ
ンオフして後段のスレーブラッチ回路７に対して出力す
るトランスファーゲート６５と、インバータ６２から出
力された信号を反転出力するインバータ６３と、インバ
ータ６３の出力とインバータ６２の入力との間をオンオ
フするトランスファーゲート６４とが設けられている。
端子を介して入力されるスキャン論理入力信号ＳＩＮを
オンオフするトランスファーゲート６１と、トランスフ
ァーゲート６１から出力された信号を反転出力するイン
バータ６２と、インバータ６２から出力された信号をオ
ンオフして後段のスレーブラッチ回路７に対して出力す
るトランスファーゲート６５と、インバータ６２から出
力された信号を反転出力するインバータ６３と、インバ
ータ６３の出力とインバータ６２の入力との間をオンオ
フするトランスファーゲート６４とが設けられている。
【００６５】スレーブラッチ回路７においては、マスタ
ーラッチ回路５から出力された信号を反転してＱ端子を
介して論理出力信号Ｑとして出力する第１のインバータ
であるインバータ７１と、インバータ７１から出力され
た信号を反転出力する第２のインバータであるインバー
タ７２と、インバータ７２の出力とインバータ９１の入
力との間をオンオフする第１及び第２のトランスファー
ゲートであるトランスファーゲート７３，７４と、イン
バータ７２から出力された信号と制御信号ＳＭＣとが入
力され、両者のＮＡＮＤを演算して該演算結果をＳＯＵ
Ｔ端子を介してスキャン論理出力信号ＳＯＵＴとして出
力するＮＡＮＤゲート７５とが設けられている。
ーラッチ回路５から出力された信号を反転してＱ端子を
介して論理出力信号Ｑとして出力する第１のインバータ
であるインバータ７１と、インバータ７１から出力され
た信号を反転出力する第２のインバータであるインバー
タ７２と、インバータ７２の出力とインバータ９１の入
力との間をオンオフする第１及び第２のトランスファー
ゲートであるトランスファーゲート７３，７４と、イン
バータ７２から出力された信号と制御信号ＳＭＣとが入
力され、両者のＮＡＮＤを演算して該演算結果をＳＯＵ
Ｔ端子を介してスキャン論理出力信号ＳＯＵＴとして出
力するＮＡＮＤゲート７５とが設けられている。
【００６６】なお、マスターラッチ回路５から出力され
た信号はインバータ７１の入力に接続され、また、マス
ターラッチ回路６から出力された信号はトランスファー
ゲート７３，７４の接続点に接続されている。
た信号はインバータ７１の入力に接続され、また、マス
ターラッチ回路６から出力された信号はトランスファー
ゲート７３，７４の接続点に接続されている。
【００６７】また、トランスファーゲート７３は、通常
動作時に常に導通状態となり、かつ、スキャンテスト時
にマスターラッチ回路６から出力された信号を取り込む
場合に非導通となるとともに取り込んだ信号をラッチす
る場合に導通となる。
動作時に常に導通状態となり、かつ、スキャンテスト時
にマスターラッチ回路６から出力された信号を取り込む
場合に非導通となるとともに取り込んだ信号をラッチす
る場合に導通となる。
【００６８】また、トランスファーゲート７４は、スキ
ャンテスト時に常に導通状態となり、かつ、通常動作時
にマスターラッチ回路５から出力された信号を取り込む
場合に非導通となるとともに取り込んだ信号をラッチす
る場合に導通となる。
ャンテスト時に常に導通状態となり、かつ、通常動作時
にマスターラッチ回路５から出力された信号を取り込む
場合に非導通となるとともに取り込んだ信号をラッチす
る場合に導通となる。
【００６９】クロック回路８においては、クロック信号
ＣＬＫを反転してクロック信号ＡＢとして出力するイン
バータ８１と、インバータ８１から出力された信号を反
転してクロック信号Ａとして出力するインバータ８２
と、クロック信号ＳＣ１を反転してクロック信号Ｓ１Ｂ
として出力するインバータ８３と、インバータ８３から
出力された信号を反転してクロック信号Ｓ１として出力
するインバータ８４と、クロック信号ＳＣ２を反転して
クロック信号Ｓ２Ｂとして出力するインバータ８５と、
インバータ８５から出力された信号を反転してクロック
信号Ｓ２として出力するインバータ８６とが設けられて
おり、クロック信号ＡＢ，Ａ，Ｓ１Ｂ，Ｓ１，Ｓ２Ｂ，
Ｓ２によって本スキャンフリップフロップ回路内に設け
られたトランスファーゲートのオンオフが制御される。
ＣＬＫを反転してクロック信号ＡＢとして出力するイン
バータ８１と、インバータ８１から出力された信号を反
転してクロック信号Ａとして出力するインバータ８２
と、クロック信号ＳＣ１を反転してクロック信号Ｓ１Ｂ
として出力するインバータ８３と、インバータ８３から
出力された信号を反転してクロック信号Ｓ１として出力
するインバータ８４と、クロック信号ＳＣ２を反転して
クロック信号Ｓ２Ｂとして出力するインバータ８５と、
インバータ８５から出力された信号を反転してクロック
信号Ｓ２として出力するインバータ８６とが設けられて
おり、クロック信号ＡＢ，Ａ，Ｓ１Ｂ，Ｓ１，Ｓ２Ｂ，
Ｓ２によって本スキャンフリップフロップ回路内に設け
られたトランスファーゲートのオンオフが制御される。
【００７０】なお、クロック信号ＣＬＫは通常動作用の
クロック信号であり、スキャンテスト時には０に保持さ
れ、また、クロック信号ＳＣ１，ＳＣ２はスキャンテス
ト用のクロック信号であり、通常動作時には０に保持さ
れる。
クロック信号であり、スキャンテスト時には０に保持さ
れ、また、クロック信号ＳＣ１，ＳＣ２はスキャンテス
ト用のクロック信号であり、通常動作時には０に保持さ
れる。
【００７１】以下に、上記のように構成されたスキャン
フリップフロップ回路の動作についてタイミングチャー
トを用いて説明する。
フリップフロップ回路の動作についてタイミングチャー
トを用いて説明する。
【００７２】図４は、図３に示したスキャンフリップフ
ロップ回路の動作を説明するためのタイミングチャート
である。
ロップ回路の動作を説明するためのタイミングチャート
である。
【００７３】まず、通常動作時の動作について説明す
る。なお、通常動作時には、クロック信号ＳＣ１，ＳＣ
２は０のまま保持され、クロック信号ＣＬＫのみが変化
する。
る。なお、通常動作時には、クロック信号ＳＣ１，ＳＣ
２は０のまま保持され、クロック信号ＣＬＫのみが変化
する。
【００７４】通常動作時（制御信号ＳＭＣ＝０）におい
ては、クロック信号ＣＬＫ＝０のとき、クロック信号Ａ
Ｂ＝１，Ａ＝０となり、マスターラッチ回路５において
は、トランスファーゲート５１が導通するため、Ｄ端子
を介して通常論理入力信号Ｄが取り込まれてインバータ
５２にて反転出力される。
ては、クロック信号ＣＬＫ＝０のとき、クロック信号Ａ
Ｂ＝１，Ａ＝０となり、マスターラッチ回路５において
は、トランスファーゲート５１が導通するため、Ｄ端子
を介して通常論理入力信号Ｄが取り込まれてインバータ
５２にて反転出力される。
【００７５】そして、クロック信号ＣＬＫが０から１に
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート５１が非導通となり、トランスファ
ーゲート５４，５５が導通するため、インバータ５２か
ら出力された信号がラッチされるとともに、インバータ
５２から出力された信号がスレーブラッチ回路７に取り
込まれることになる。
変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、ト
ランスファーゲート５１が非導通となり、トランスファ
ーゲート５４，５５が導通するため、インバータ５２か
ら出力された信号がラッチされるとともに、インバータ
５２から出力された信号がスレーブラッチ回路７に取り
込まれることになる。
【００７６】すると、スレーブラッチ回路７において
は、取り込まれた信号がインバータ７１にて反転され、
反転された信号がＱ端子を介して通常論理出力信号Ｑと
して出力される。このとき、クロック信号ＳＣ２が０の
まま保持され、クロック信号Ｓ２Ｂ＝１，Ｓ２＝０であ
るため、トランスファーゲート７３は導通している。そ
して、再度、クロック信号ＣＬＫが１から０に変化する
と、クロック信号ＡＢ＝１，Ａ＝０となり、トランスフ
ァーゲート７４が導通するため、論理出力信号Ｑがラッ
チ出力されることになる。
は、取り込まれた信号がインバータ７１にて反転され、
反転された信号がＱ端子を介して通常論理出力信号Ｑと
して出力される。このとき、クロック信号ＳＣ２が０の
まま保持され、クロック信号Ｓ２Ｂ＝１，Ｓ２＝０であ
るため、トランスファーゲート７３は導通している。そ
して、再度、クロック信号ＣＬＫが１から０に変化する
と、クロック信号ＡＢ＝１，Ａ＝０となり、トランスフ
ァーゲート７４が導通するため、論理出力信号Ｑがラッ
チ出力されることになる。
【００７７】ここで、ＮＡＮＤゲート７５においては、
入力される制御信号ＳＭＣ＝０であるため、インバータ
７２から出力された信号が０または１のいずれの値であ
っても、出力値が電源電位である１に固定される。
入力される制御信号ＳＭＣ＝０であるため、インバータ
７２から出力された信号が０または１のいずれの値であ
っても、出力値が電源電位である１に固定される。
【００７８】次に、スキャンテスト時の動作について説
明する。なお、スキャンテスト時には、クロック信号Ｃ
ＬＫは０のまま保持され、クロック信号ＳＣ１，ＳＣ２
のみが変化する。
明する。なお、スキャンテスト時には、クロック信号Ｃ
ＬＫは０のまま保持され、クロック信号ＳＣ１，ＳＣ２
のみが変化する。
【００７９】スキャンテスト時（制御信号ＳＭＣ＝１）
においては、クロック信号ＳＣ１＝１，ＳＣ２＝０のと
き、クロック信号Ｓ１Ｂ＝０，Ｓ１＝１となるため、マ
スターラッチ回路６においては、トランスファーゲート
６１が導通し、ＳＩＮ端子を介して通常論理入力信号Ｓ
ＩＮが取り込まれてインバータ６２にて反転出力され
る。
においては、クロック信号ＳＣ１＝１，ＳＣ２＝０のと
き、クロック信号Ｓ１Ｂ＝０，Ｓ１＝１となるため、マ
スターラッチ回路６においては、トランスファーゲート
６１が導通し、ＳＩＮ端子を介して通常論理入力信号Ｓ
ＩＮが取り込まれてインバータ６２にて反転出力され
る。
【００８０】このとき、クロック信号ＳＣ２＝０であ
り、クロック信号Ｓ２Ｂ＝１、Ｓ２＝０であるため、ト
ランスファーゲート６５が非導通であり、インバータ６
２から出力された信号は、スレーブラッチ回路７に取り
込まれない。
り、クロック信号Ｓ２Ｂ＝１、Ｓ２＝０であるため、ト
ランスファーゲート６５が非導通であり、インバータ６
２から出力された信号は、スレーブラッチ回路７に取り
込まれない。
【００８１】そして、クロック信号ＳＣ２＝０の状態
で、クロック信号ＳＣ１が１から０に変化すると、クロ
ック信号Ｓ１Ｂ＝１、Ｓ１＝０となり、トランスファー
ゲート６１が非導通となり、トランスファーゲート６４
が導通するため、インバータ６２から出力された信号が
ラッチされる。
で、クロック信号ＳＣ１が１から０に変化すると、クロ
ック信号Ｓ１Ｂ＝１、Ｓ１＝０となり、トランスファー
ゲート６１が非導通となり、トランスファーゲート６４
が導通するため、インバータ６２から出力された信号が
ラッチされる。
【００８２】次に、クロック信号ＳＣ１＝０のままで、
クロック信号ＳＣ２が０から１に変化すると、クロック
信号Ｓ２Ｂ＝０、Ｓ２＝１となり、トランスファーゲー
ト６５が導通するため、インバータ６２から出力された
信号がスレーブラッチ回路７に取り込まれることにな
る。
クロック信号ＳＣ２が０から１に変化すると、クロック
信号Ｓ２Ｂ＝０、Ｓ２＝１となり、トランスファーゲー
ト６５が導通するため、インバータ６２から出力された
信号がスレーブラッチ回路７に取り込まれることにな
る。
【００８３】このとき、クロック信号ＣＬＫ＝０である
ことから、クロック信号ＡＢ＝１，Ａ＝０であるため、
マスターラッチ回路５内に設けられたトランスファーゲ
ート５５は非導通であり、また、スレーブラッチ回路７
内に設けられたトランスファーゲート７４は導通してい
る。
ことから、クロック信号ＡＢ＝１，Ａ＝０であるため、
マスターラッチ回路５内に設けられたトランスファーゲ
ート５５は非導通であり、また、スレーブラッチ回路７
内に設けられたトランスファーゲート７４は導通してい
る。
【００８４】これにより、スレーブラッチ回路７におい
ては、マスターラッチ回路６から取り込まれた信号が、
トランスファーゲート７４を通過してインバータ７１に
て反転出力されてＱ端子を介して論理出力信号Ｑとして
出力される。
ては、マスターラッチ回路６から取り込まれた信号が、
トランスファーゲート７４を通過してインバータ７１に
て反転出力されてＱ端子を介して論理出力信号Ｑとして
出力される。
【００８５】続いて、クロック信号ＳＣ２が１から０に
変化すると、トランスファーゲート７３が導通し、この
ときトランスファーゲート７４が導通していることか
ら、論理出力信号Ｑがラッチ出力されることになる。
変化すると、トランスファーゲート７３が導通し、この
ときトランスファーゲート７４が導通していることか
ら、論理出力信号Ｑがラッチ出力されることになる。
【００８６】ここで、ＮＡＮＤゲート７５においては、
入力される制御信号ＳＭＣ＝１であるため、この制御信
号ＳＭＣとインバータ７１から出力された信号がインバ
ータ７２にて反転された信号とのＮＡＮＤの演算結果が
Ｑ端子から出力された論理出力信号Ｑと互いに同一の信
号となり、この信号がスキャン論理出力信号ＳＯＵＴと
してＳＯＵＴ端子を介して出力される。
入力される制御信号ＳＭＣ＝１であるため、この制御信
号ＳＭＣとインバータ７１から出力された信号がインバ
ータ７２にて反転された信号とのＮＡＮＤの演算結果が
Ｑ端子から出力された論理出力信号Ｑと互いに同一の信
号となり、この信号がスキャン論理出力信号ＳＯＵＴと
してＳＯＵＴ端子を介して出力される。
【００８７】上述したように、本形態においては、通常
動作時に、制御信号ＳＭＣ＝０とすることにより、スレ
ーブラッチ回路７内に設けられたＮＡＮＤゲート７５か
らの出力値、すなわち、スキャン論理出力（ＳＯＵＴ）
端子からの出力値が電源電位である１に固定される。
動作時に、制御信号ＳＭＣ＝０とすることにより、スレ
ーブラッチ回路７内に設けられたＮＡＮＤゲート７５か
らの出力値、すなわち、スキャン論理出力（ＳＯＵＴ）
端子からの出力値が電源電位である１に固定される。
【００８８】従って、ＳＯＵＴ端子は、通常動作時に、
リーク電流が流れることもなく一切動作しないため、Ｓ
ＯＵＴ端子における消費電力を低減することができる。
リーク電流が流れることもなく一切動作しないため、Ｓ
ＯＵＴ端子における消費電力を低減することができる。
【００８９】また、スキャンテスト時に、スキャン論理
入力信号ＳＩＮが、クロック信号ＳＣ１の立ち上がり時
にＳＩＮ端子を介してマスターラッチ回路６に取り込ま
れ、クロック信号ＳＣ１の立ち下がり時にマスターラッ
チ回路６からラッチ出力され、クロック信号ＳＣ２の立
ち上がり時にスレーブラッチ回路３に取り込まれ、その
後、クロック信号ＳＣ２の立ち下がり時にスレーブラッ
チ回路７からＳＯＵＴ端子を介してスキャン論理出力信
号ＳＯＵＴとしてラッチ出力される。
入力信号ＳＩＮが、クロック信号ＳＣ１の立ち上がり時
にＳＩＮ端子を介してマスターラッチ回路６に取り込ま
れ、クロック信号ＳＣ１の立ち下がり時にマスターラッ
チ回路６からラッチ出力され、クロック信号ＳＣ２の立
ち上がり時にスレーブラッチ回路３に取り込まれ、その
後、クロック信号ＳＣ２の立ち下がり時にスレーブラッ
チ回路７からＳＯＵＴ端子を介してスキャン論理出力信
号ＳＯＵＴとしてラッチ出力される。
【００９０】従って、スキャンテスト時には、クロック
信号ＳＣ１，ＳＣ２の立ち上がり及び立ち下がりタイミ
ングに基づいて、ＳＩＮ端子からＳＯＵＴ端子へのスキ
ャン論理入力信号の伝搬が可能となり、スキャンテスト
動作を行うことができる。
信号ＳＣ１，ＳＣ２の立ち上がり及び立ち下がりタイミ
ングに基づいて、ＳＩＮ端子からＳＯＵＴ端子へのスキ
ャン論理入力信号の伝搬が可能となり、スキャンテスト
動作を行うことができる。
【００９１】なお、上述した第１及び第２の実施の形態
においては、通常動作時に、スキャン論理出力（ＳＯＵ
Ｔ）端子からの出力値が電源電位に固定される構成につ
いて説明したが、本発明においては、通常動作時に、Ｓ
ＯＵＴ端子からの出力値がグランド電位に固定される構
成であっても良い。
においては、通常動作時に、スキャン論理出力（ＳＯＵ
Ｔ）端子からの出力値が電源電位に固定される構成につ
いて説明したが、本発明においては、通常動作時に、Ｓ
ＯＵＴ端子からの出力値がグランド電位に固定される構
成であっても良い。
【００９２】ＳＯＵＴ端子からの出力値をグランド電位
に固定する場合、図１の例では、ＮＡＮＤゲート３４の
代わりにＮＯＲゲートを設けた構成とし、また、図３の
例では、ＮＡＮＤゲート７５の代わりにＮＯＲゲートを
設けた構成とする。
に固定する場合、図１の例では、ＮＡＮＤゲート３４の
代わりにＮＯＲゲートを設けた構成とし、また、図３の
例では、ＮＡＮＤゲート７５の代わりにＮＯＲゲートを
設けた構成とする。
【００９３】このような構成とすれば、スキャンテスト
時に、Ｑ端子から出力された論理出力信号Ｑと互いに同
一の信号がＳＯＵＴ端子を介して出力され、通常動作時
に、ＳＯＵＴ端子がグランド電位に固定されることにな
る。
時に、Ｑ端子から出力された論理出力信号Ｑと互いに同
一の信号がＳＯＵＴ端子を介して出力され、通常動作時
に、ＳＯＵＴ端子がグランド電位に固定されることにな
る。
【００９４】
【発明の効果】以上説明したように本発明においては、
スレーブラッチ回路において、通常動作時に、第２の出
力端子からの出力値が電源電位或いはグランド電位に固
定されるような構成としたため、通常動作時の第２の出
力端子における消費電力を低減することができるととも
に、リーク電流の発生を防止することができる。
スレーブラッチ回路において、通常動作時に、第２の出
力端子からの出力値が電源電位或いはグランド電位に固
定されるような構成としたため、通常動作時の第２の出
力端子における消費電力を低減することができるととも
に、リーク電流の発生を防止することができる。
【図１】本発明のスキャンフリップフロップ回路の第１
の実施の形態を示す図である。
の実施の形態を示す図である。
【図２】図１に示したスキャンフリップフロップ回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図３】本発明のスキャンフリップフロップ回路の第２
の実施の形態を示す図である。
の実施の形態を示す図である。
【図４】図３に示したスキャンフリップフロップ回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図５】従来のスキャンフリップフロップ回路の一構成
例を示す図である。
例を示す図である。
【図６】図５に示したスキャンフリップフロップ回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
１ セレクタ回路 ２，５，６ マスターラッチ回路 ３，７ スレーブラッチ回路 ４，８ クロック回路
Claims (10)
- 【請求項１】 通常論理入力信号が入力される第１の入
力端子及びスキャン論理入力信号が入力される第２の入
力端子を具備し、通常動作時に前記通常論理入力信号を
出力するとともに、スキャンテスト時に前記スキャン論
理入力信号を出力するセレクタ回路と、該セレクタ回路
から出力された信号を取り込んでラッチ出力するマスタ
スレーブ回路と、該マスターラッチ回路から出力された
信号を取り込んでラッチ出力するための第１及び第２の
出力端子を具備し、通常動作時に前記マスターラッチ回
路から出力された信号を取り込んで前記第１の出力端子
を介してラッチ出力するとともに、スキャンテスト時に
前記マスターラッチ回路から出力された信号を取り込ん
で前記第１及び第２の出力端子を介してラッチ出力する
スレーブラッチ回路とを有してなるスキャンフリップフ
ロップ回路において、 前記スレーブラッチ回路は、通常動作時に前記第２の出
力端子から出力される出力値を電源電位に固定すること
を特徴とするスキャンフリップフロップ回路。 - 【請求項２】 通常論理入力信号が入力される第１の入
力端子及びスキャン論理入力信号が入力される第２の入
力端子を具備し、通常動作時に前記通常論理入力信号を
出力するとともに、スキャンテスト時に前記スキャン論
理入力信号を出力するセレクタ回路と、該セレクタ回路
から出力された信号を取り込んでラッチ出力するマスタ
スレーブ回路と、該マスターラッチ回路から出力された
信号を取り込んでラッチ出力するための第１及び第２の
出力端子を具備し、通常動作時に前記マスターラッチ回
路から出力された信号を取り込んで前記第１の出力端子
を介してラッチ出力するとともに、スキャンテスト時に
前記マスターラッチ回路から出力された信号を取り込ん
で前記第１及び第２の出力端子を介してラッチ出力する
スレーブラッチ回路とを有してなるスキャンフリップフ
ロップ回路において、 前記スレーブラッチ回路は、通常動作時に前記第２の出
力端子から出力される出力値をグランド電位に固定する
ことを特徴とするスキャンフリップフロップ回路。 - 【請求項３】 通常論理入力信号が入力される第１の入
力端子を具備し、通常動作時に前記通常論理入力信号を
取り込んでラッチ出力する第１のマスタスレーブ回路
と、スキャン論理入力信号が入力される第２の入力端子
を具備し、スキャンテスト時に前記スキャン論理入力信
号を取り込んでラッチ出力する第２のマスタスレーブ回
路と、前記第１及び第２のマスターラッチ回路から出力
された信号を取り込んでラッチ出力するための第１及び
第２の出力端子を具備し、通常動作時に前記第１のマス
ターラッチ回路から出力された信号を取り込んで前記第
１の出力端子を介してラッチ出力するとともに、スキャ
ンテスト時に前記第２のマスターラッチ回路から出力さ
れた信号を取り込んで前記第１及び第２の出力端子を介
してラッチ出力するスレーブラッチ回路と有してなるス
キャンフリップフロップ回路において、 前記スレーブラッチ回路は、通常動作時に前記第２の出
力端子から出力される出力値を電源電位に固定すること
を特徴とするスキャンフリップフロップ回路。 - 【請求項４】 通常論理入力信号が入力される第１の入
力端子を具備し、通常動作時に前記通常論理入力信号を
取り込んでラッチ出力する第１のマスタスレーブ回路
と、スキャン論理入力信号が入力される第２の入力端子
を具備し、スキャンテスト時に前記スキャン論理入力信
号を取り込んでラッチ出力する第２のマスタスレーブ回
路と、前記第１及び第２のマスターラッチ回路から出力
された信号を取り込んでラッチ出力するための第１及び
第２の出力端子を具備し、通常動作時に前記第１のマス
ターラッチ回路から出力された信号を取り込んで前記第
１の出力端子を介してラッチ出力するとともに、スキャ
ンテスト時に前記第２のマスターラッチ回路から出力さ
れた信号を取り込んで前記第１及び第２の出力端子を介
してラッチ出力するスレーブラッチ回路と有してなるス
キャンフリップフロップ回路において、 前記スレーブラッチ回路は、通常動作時に前記第２の出
力端子から出力される出力値をグランド電位に固定する
ことを特徴とするスキャンフリップフロップ回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
スキャンフリップフロップ回路において、 前記スレーブラッチ回路は、スキャンテスト時に前記第
１及び第２の出力端子から出力される出力値が互いに同
一であることを特徴とするスキャンフリップフロップ回
路。 - 【請求項６】 請求項１に記載のスキャンフリップフロ
ップ回路において、 前記スレーブラッチ回路は、 前記マスタスレーブ回路から取り込んだ信号を反転して
前記第１の出力端子を介して出力する第１のインバータ
と、 前記第１のインバータから出力された信号を反転して出
力する第２のインバータと、 前記第２のインバータの出力が入力に接続されるととも
に、前記第１のインバータの入力が出力に接続されるト
ランスファーゲートと、 前記第２のインバータから出力された信号及び制御信号
が入力され、両者のＮＡＮＤを演算して該演算結果を前
記第２の出力端子を介して出力するＮＡＮＤゲートとを
有し、 前記トランスファーゲートは、前記マスターラッチ回路
から出力された信号を取り込む場合に非導通となるとと
もに取り込んだ信号をラッチする場合に導通となること
を特徴とするスキャンフリップフロップ回路。 - 【請求項７】 請求項２に記載のスキャンフリップフロ
ップ回路において、 前記スレーブラッチ回路は、 前記マスタスレーブ回路から取り込んだ信号を反転して
前記第１の出力端子を介して出力する第１のインバータ
と、 前記第１のインバータから出力された信号を反転して出
力する第２のインバータと、 前記第２のインバータの出力が入力に接続されるととも
に、前記第１のインバータの入力が出力に接続されるト
ランスファーゲートと、 前記第２のインバータから出力された信号及び制御信号
が入力され、両者のＮＯＲを演算して該演算結果を前記
第２の出力端子を介して出力するＮＯＲゲートとを有
し、 前記トランスファーゲートは、前記マスターラッチ回路
から出力された信号を取り込む場合に非導通となるとと
もに取り込んだ信号をラッチする場合に導通となること
を特徴とするスキャンフリップフロップ回路。 - 【請求項８】 請求項３に記載のスキャンフリップフロ
ップ回路において、 前記スレーブラッチ回路は、 前記第１のマスタスレーブ回路から取り込んだ信号を反
転して前記第１の出力端子を介して出力する第１のイン
バータと、 前記第１のインバータから出力された信号を反転して出
力する第２のインバータと、 前記第２のインバータの出力が入力に接続される第１の
トランスファーゲートと、 前記第２のマスターラッチ回路の出力及び前記第１のト
ランスファーゲートの出力が入力に接続されるととも
に、前記第１のインバータの入力が出力に接続される第
２のトランスファーゲートと、 前記第２のインバータから出力された信号及び制御信号
が入力され、両者のＮＡＮＤを演算して該演算結果を前
記第２の出力端子を介して出力するＮＡＮＤゲートとを
有し、 前記第１のトランスファーゲートは、通常動作時に常に
導通状態となり、かつ、スキャンテスト時に前記第２の
マスターラッチ回路から出力された信号を取り込む場合
に非導通となるとともに取り込んだ信号をラッチする場
合に導通となり、 前記第２のトランスファーゲートは、スキャンテスト時
に常に導通状態となり、かつ、通常動作時に前記第１の
マスターラッチ回路から出力された信号を取り込む場合
に非導通となるとともに取り込んだ信号をラッチする場
合に導通となることを特徴とするスキャンフリップフロ
ップ回路。 - 【請求項９】 請求項４または請求項５に記載のスキャ
ンフリップフロップ回路において、 前記スレーブラッチ回路は、 前記第１のマスタスレーブ回路から取り込んだ信号を反
転して前記第１の出力端子を介して出力する第１のイン
バータと、 前記第１のインバータから出力された信号を反転して出
力する第２のインバータと、 前記第２のインバータの出力が入力に接続される第１の
トランスファーゲートと、 前記第２のマスターラッチ回路の出力及び前記第１のト
ランスファーゲートの出力が入力に接続されるととも
に、前記第１のインバータの入力が出力に接続される第
２のトランスファーゲートと、 前記第２のインバータから出力された信号及び制御信号
が入力され、両者のＮＯＲを演算して該演算結果を前記
第２の出力端子を介して出力するＮＯＲゲートとを有
し、 前記第１のトランスファーゲートは、通常動作時に常に
導通状態となり、かつ、スキャンテスト時に前記第２の
マスターラッチ回路から出力された信号を取り込む場合
に非導通となるとともに取り込んだ信号をラッチする場
合に導通となり、 前記第２のトランスファーゲートは、スキャンテスト時
に常に導通状態となり、かつ、通常動作時に前記第１の
マスターラッチ回路から出力された信号を取り込む場合
に非導通となるとともに取り込んだ信号をラッチする場
合に導通となることを特徴とするスキャンフリップフロ
ップ回路。 - 【請求項１０】 請求項６乃至９のいずれか１項に記載
のスキャンフリップフロップ回路を用いたスキャンテス
ト方法であって、 スキャンテスト時に、前記制御信号として電源電位を入
力し、通常動作時に、前記制御信号としてグランド電位
を入力することを特徴とするスキャンテスト方法。
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