FR2840074A1 - Cellule de tension fixe pour circuit integre - Google Patents
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- 230000001105 regulatory effect Effects 0.000 title abstract 2
- 230000001419 dependent effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 239000013598 vector Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000021615 conjugation Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
L'invention concerne un circuit intégré testable. Afin de remplacer la masse et VDD à certains points d'un tel circuit, le circuit comprend une cellule (34) qui comprend une bascule (11) et des moyens (31) aptes à fixer la tension de sortie de la cellule quand le circuit est en mode fonctionnel. Ces moyens pour fixer la tension de sortie sont contrôlés par un signal de contrôle (15), qui dépend du signal de mode indiquant si le circuit est en mode de test ou en mode fonctionnel.
Description
moyen (8A, 8B, 8C, 8D).
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Cellule de tension fixe pour circuit integre.
DOMAINE TECHNIQUE
La presente invention concerne le domaine des circuits integres testables, dans lesquels certains points vent relies a une masse ou une tension fixe
lorsque le circuit est en mode fonctionnel.
ETAT DE LA TECHNIQUE ANTERIEURE
Dans la plupart des circuits integres, certains points du circuit dolvent rester a une tension fixe lorsque le circuit fonctionne. Par exemple, il est frequent que certains points du circuit solent relies << a la masse >> ou a a VDD >>, ce qui signifie que ces points ont une tension egale, respectivement, a zero volts ou a cinq volts par exemple. De tels points presentent ['inconvenient d'etre sensibles a des decharges electrostatiques risquant d'endommager le circuit integre. Par ailleurs, de tels points ne peuvent pas etre testes, puisqu'ils ont une tension fixe meme lorsque le circuit est dans un mode de test. Ceci presente ['inconvenient de diminuer un taux
de couverture de test lors d'une etape de test du circuit integre.
Afin de pa llier ces inconvenients, ces poi nts vent rem places par des cellules delivrant une tension de sortie fixe lorsque le circuit integre est en mode fonctionnel. Ces cellules comprennent une bascule, qui peut done etre integree dans une chane de test lors de ltetape de test. Lorsque le circuit est en mode de test, il est possible de faire varier la tension de sortie de la cellule. Par consequent, gr3ce aux cellules, les points qui ont une tension fixe en mode fonctionnel peuvent etre testes en mode de test. Ceci permet done d'augmenter le taux de couverture de test. Par ailleurs, de telles bascules vent peu sensibles aux decharges electrostatiques. Ceci diminue les risques d'endommagement du circuit integre par
de telles decharges.
La cellule commercialisee par la demanderesse sous la reference CMOS18 est un exemple de telle cellule. Cette cellule comprend une bascule possedant deux sorties et est activee par une horloge. Cette bascule recoit un signal indiquant si le circuit est en mode de test ou en mode fonctionnel. En mode fonctionnel, lorsque l'horloge est active, une des sorties de la bascule est a une tension positive fixe, l'autre a une tension nulle. Par consequent, en prenant pour sortie de la cellule une des deux sorties de cette bascule, cette cellule peut
remplacer la masse ou la tension VDD a certains points du circuit integre.
Un inconvenient d'une telle cellule reside dans le fait que, pour obtenir une tension de sortie fixe en mode fonctionnel, la cellule doit etre en
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permanence activee par une horloge, tent que le circuit est en mode fonctionnel.
Ceci entrane une consommation de courant importante. Or, dans certaines applications, la consommation de courant est une donnee critique. C'est le cas notamment dans les applications portables fonctionnant sur batterie, tel un telephone portable.
EXPOSE DE L'INVENTION
Un but de ['invention est de reduire la consommation de courant dans
un circuit integre.
Ce but est atteint grace a un premier objet de ['invention concernant un circuit integre comprenant une cellule possedant une sortie ayant une tension de sortie fixe lorsque le circuit integre est en mode fonctionnel, ladite cellule comprenant une bascule et des moyens pour fixer la tension de sortie lorsque le circuit est en mode fonctionnel, lesdits moyens etant contrdies par un signal de controle dependent d'un signal de mode indiquant si le circuit est en mode
fonctionnel ou en mode de test.
L'invention tire partie du fait que, en mode fonctionnel, la bascule de l'art anterieur ne joue pas de role sequential. En mode de test cependant, la bascule joue un role sequential puisqu'el le est nota m ment i nteg ree da ns un registre a decalage. Par consequent, on ne peut pas staffranchir de lthorloge lorsque le circuit est en mode de test, mais il est possible de s'affranchir de l'horloge lorsque le circuit
est en mode fonctionnel, la bascule ne jouant alors aucun role sequential.
Selon ['invention, I'horloge nta pas besoin d'etre active au niveau de la bascule lorsque le circuit integre est en mode fonctionnel, puisque la tension de sortie est alors contr81ee par un signal de contr81e independent de ladite horloge. Ce signal de controle peut etre, par exemple, le signal de mode. Celui-ci est fixe quand le circuit est en mode fonctionnel. Ainsi, la tension de sortie est fixe lorsque le
circuit est en mode fonctionnel.
L'horloge ntetant pas active au niveau de la bascule, la consommation de courant au niveau diune cellule est done reduite lorsque le circuit est en mode fonctionnel. Par consequent, la consommation de courant du circuit integre est reduite. Dans un premier mode de realisation du premier objet de ['invention, la bascule est une bascule de type D comprenant une entree reliee a une sortie et des moyens de remise 3 zero asynchrone ou des moyens de mise a un asynchrone controles par le signal de contr61e, la sortie de la bascule correspondent a la sortie
de la cellule.
Selon ce mode de realisation, le signal de contr81e est un signal d'initialisation. Ce signal d'initialisation permet, si la bascule comprend des moyens
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de remiss 3 zero asynchrone, de faire passer la tension de la sortie 3 zero. Lorsque
le circuit passe en mode fonctionnel, on envoie ce signal dtinitialisation 3 la bascule.
Un tel envoi peut etre commande par un processeur qui gere les passages du circuit d'un mode de test vers un mode fonctionnel. Ainsi, le signal dtinitialisation est envoye lorsque le signal de mode varie. Le signal dtinitialisation depend done du signal de mode. Par consequent, par ['expression << le signal de contr81e est dependent du signal de mode >>, on entend que le signal de contr81e peut etre egal au signal de mode, ou derive du signal de mode, grace, par exemple, 3 un processeur. Lorsque les moyens de remise a zero de la bascule resolvent le signal d'initialisation, la sortie de la bascule passe 3 une tension nulle. Ensuite, tent que le circuit est en mode fonctionnel, la sortie de la bascule reste a zero, comme on le verra par la suite. Ceci est independent de l'horloge que resoit la bascule. Par consequent, lorsque le circuit est en mode fonctionnel, on peut desactiver l'horloge au niveau de la bascule. Si l'on desire obtenir la tension VDD en sortie de la cellule,
on prend une bascule possedant des moyens de mise a un asynchrone.
Dans un deuxieme mode de realisation du premier objet de ['invention, la cellule comprend en outre un circuit logique comprenant une premiere entree reliee a une sortie de la bascule, une deuxieme entree contr81ee par le signal de mode et une sortie correspondent a la sortie de la cellule, ledit circuit logique etant apte a delivrer sur sa sortie une tension fonction audit signal de mode lorsque
le circuit est en mode fonctionnel.
Selon ce mode de realisation, le signal de contr81e est le signal de mode, qui indique si le circuit est en mode fonctionnel ou en mode de test. Ce signal est present dans tous les circuits testables. Par consequent, ce deuxieme mode de realisation avantageux de ['invention peut etre mis en cauvre dans tous les circuits integres testables. Le signal de mode vaut, par exemple, VDD lorsque le circuit est en mode de test, et zero lorsque le circuit est en mode fonctionnel. Le circuit logique relic a la bascule delivre une tension qui ne depend pas de la sortie de la bascule, mais uniquement du signal de mode, lorsque le circuit est en mode fonctionnel. Par consequent, lorsque le circuit est en mode fonctionnel, I'horloge peut etre
desactivee au niveau de la bascule.
Un deuxieme objet de ['invention concerne un circuit integre comprenant une premiere cellule possedant une sortie a une tension de sortie fixe lorsque le circuit integre est en mode fonctionnel et une deuxieme cellule comprenant une bascule et un circuit logique, ledit circuit logique comprenant une premiere entree reliee 3 une sortie de la bascule, une deuxieme entree reliee 3 la sortie de la premiere cellule et une sortie correspondent 3 la sortie de la deuxieme
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cellule, et etant apte a delivrer sur sa sortie une tension fonction de la tension de
sortie de la premiere cellule lorsque le circuit est en mode fonctionnel.
Un tel circuit presente une meilleure testabilite qu'un circuit comprenant des cellules selon le deuxieme mode de realisation du premier objet de ['invention. En effet, dans un circuit comprenant des cellules selon le deuxieme mode de realisation du premier objet de ['invention, les deuxiemes entrees des circuits logiques des cellules ne vent pas testables. En effet leur tension est egale au signal de mode lorsque le circuit est en mode de test. Or, lorsqu'une tension diun point ne peut pas varier quand le circuit est en mode de test, ce point n'est pas
testable.
Au contraire, dans un circuit tel que definit ci-dessus, la deuxieme entree du circuit logique de la deuxieme cellule est testable, puisque sa tension est egale 3 la tension de sortie de la premiere cellule, qui peut varier lorsque le circuit est en mode de test. La premiere cellule peut etre, par exemple, une cellule selon le deuxieme mode de realisation du premier objet de ['invention. Dans ce cas, le circuit integre ne presente qu'un seul point intestable, qui est la deuxieme entree du circuit
logique de la premiere cellule.
BREVE DESCRIPTION DES FIGURES
L'invention sera mieux comprise et d'autres details apparaftront dans
la description qui va suivre en regard des dessins annexes qui vent donnes a titre
d'exemples non limitatifs et dans lesquels: - la figure 1 est un schema bloc illustrant un circuit integre selon un premier mode de realisation d'un premier objet de ['invention; - la figure 2 est un schema bloc illustrant une autre configuration du circuit integre de la figure 1; - la figure 3 est un schema bloc illustrant un circuit integre selon un deuxieme mode de realisation du premier objet de ['invention - la figure 4 est un schema bloc illustrant une variante du circuit integre
de la figure 3.
- la figure 5 est un schema bloc illustrant un circuit integre selon un
deuxieme objet de ['invention.
EXPOSE DETAILLE D'AU MOINS UN MODE DE REALISATION DE L'INVENTION
La figure 1 illustre un circuit integre selon un premier mode de realisation du premier objet de ['invention. Un tel circuit comprend un bloc 10, comprenant des elements essentials du circuit integre, une premiere bascule 11 et une deuxieme bascule 12. Chaque bascule comprend une entree fonctionnelle (D1,D2), une entree de test (DT1, DT2), une entree de mode (T1, T2), une entree
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d'horloge (CLK1, CLK2) et une sortie (Q1, Q2) reliee a ltentree fonctionnelle (D1, D2). Un signal d'horloge 13 permet d'activer les entrees d'horloge (CLK1, CLK2) et un signal de mode 15 permet de contr81er les entrees de mode (T1, T2). L'entree de test DT1 de ia premiere bascule 11 est destinee a recevoir un premier signal de test 16 et 1'entree de test DT2 de la deuxieme bascule 12 est destinee a recevoir un deuxieme signal de test 17. La premiere bascule 11 comprend des moyens de remise a zero asynchrone R et la deuxieme bascule 12 comprend des moyens de mise a un asynchrone S. Un signal d'initialisation 14 permet de contr81er ces moyens R et S de remise a zero et de mise a un asynchrone. La premiere bascule 11 et ses moyens de remise a zero asynchrone R constituent une premiere cellule 18. La deuxieme bascule 12 et ses moyens de mise a un asynchrone S constituent une deuxieme
cellule 19.
Dans la suite de ltexpose, les differents signaux consideres vent des signaux logiques. Un << 0 logique >> correspond a une tension nulle et un << 1
logique >> correspond a une tension egale a VDD par exemple.
Le bloc 10 peut etre divise en une logique combinatoire comprenant des circuits logiques, et des bascules formant une chame de test lorsque le circuit est en mode de test. Lorsque le circuit est en mode de test, la premiere bascule 11 et la deuxieme bascule 12 stintegrent a cette chane de test. Le test consiste a faire varier les entrees de la logique combinatoire et des bascules et a observer les sorties de la logiq ue combinatoi re et des bascules resultant d'u ne tel le variation des entrees. De telles techniques de test vent par exemple decrites dans le brevet US ,574,853 depose le 3 janvier 1994. Le test a notamment pour but de verifier si des points du circuit ne vent pas << colles >> a une certaine tension, du fait d'un defaut lors de la fabrication du circuit integre. Afin d'obtenir une bonne testabilite du circuit, il faut done pouvoir faire varier la tension de tous les points du circuit lorsque le circuit est en mode de test. On applique done aux entrees de la logique combinatoire et des bascules differents vecteurs de tests, afin de faire varier tous les points du circuit. Lorsqu'un point a la valeur 0 alors qutil devrait avoir la valeur 1 compte-tenu du vecteur de
test applique, on dit que ce point du circuit << colle a 0 >>.
Lorsque le circuit integre de la figure 1 est en mode de test, le signal de mode 15 vaut 1. Ceci a pour effet que les sorties Q1 et Q2 des bascules recopient les valeurs des entrees de tests DT1 et DT2 aux fronts montants du signal d'horloge 13. En envoyant differents premiers signaux de test 16 et differents deuxiemes signaux de test 17 aux entrees de test DT1 et DT2, on peut faire varier les sorties Q1 et Q2 des bascules 11 et 12 afin de les tester. Par consequent, lorsque le circuit integre est en mode de test, le fonctionnement des bascules 11 et 12 est le meme
que celui de la cellule CMOS18 de 1'art anterieur.
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Lorsque le circuit integre de la figure 1 est en mode fonctionnel, le signal de mode 15 vaut 0. Ceci a pour effet que les sorties Q1 et Q2 des bascules recopient les valeurs des entrees fonctionnelles D1 et D2 aux fronts montants du
signal dthorloge 13.
Considerons la premiere bascule 11. Lorsque le circuit passe en mode fonctionnel, le signal d'initialisation 14 est envoye vers les moyens de remise a zero asynchrone R. Ce signal d'initialisation 14 peut etre, par exemple, un creneau, qui a pour effet de declencher les moyens de remise a zero asynchrone R. Le signal dtinitialisation 14 est done dependent du signal de mode, puisqu'un tel creneau est genere lorsque le signal de mode varie. Par exemple, le signal d'initialisation 14 peut etre derive du signal de mode, grace a un circuit ayant pour entree le signal de mode et apte a delivrer un creneau lorsque son entree presente un front descendant. Le signal diinitialisation 14 peut egalement etre genere par un circuit comprenant une memoire pour stocker des instants auxquels le circuit passe en mode fonctionnel. Lorsqu'un tel instant survient, le circuit genere le signal diinitialisation 14. Comme, a ce meme instant, le signal de mode passe de 1 a 0, le
signal d'initialisation 14 est bien dependent du signal de mode.
Lorsque les moyens de remise a zero asynchrone R vent declenches
par le signal d'initialisation 14, ils ont pour effet de faire passer la sortie Q1 a 0.
L'entree fonctionnelle D1 etant reliee a la sortie Q1, cette entree fonctionnelle D1 passe egalement 3 0. Par consequent, si le signal d'horloge 13 presente un front montant, la sortie Q1 reste a 0 car elle recopie ['entree fonctionnelle D1. Si le signal
d'horloge 13 ne presente pas de front montant, la sortie Q1 restera egalement a 0.
Ainsi, quand le circuit est en mode fonctionnel, la sortie Q1 de la premiere bascule 11 reste toujours a 0 et est done independante du signal dthorloge. Il est done possible de desactiver le signal d'horloge 13 au niveau de ['entree d'horloge CLK1 lorsque le circuit est en mode de fonctionnel. Ceci permet done de reduire la
consommation de courant au niveau de la premiere bascule 11.
La sortie Q1 de la premiere bascule 11 restart a 0 lorsque le circuit est en mode fonctionnel, cette sortie Q1 peut remplacer la masse aux points du circuit devant etre relies a la masse. Ainsi, la premiere cellule 18 possede les memes fonctionnalites que la cellule CMOS18 de l'art anterieur, tout en presentant une
consommation de courant inferieure.
Un raisonnement analogue stapplique a la deuxieme bascule 12.
Lorsque les moyens de mise a un asynchrone S vent declenches par le signal d'initialisation 14, ils ont pour effet de faire passer la sortie Q2 a 1. Ceci se produit lorsque le circuit passe en mode fonctionnel. Par consequent, la sortie de la deuxieme cellule Q2 reste a la valeur 1 tent que le circuit est en mode fonctionnel, independamment du signal d'horloge 13. Il est done possible de desactiver le signal
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d'horloge 13 au niveau de ['entree d'horloge CLK2 lorsque le circuit est en mode fonctionnel. La sortie Q2 de la deuxieme bascule Q2 peut done remplacer la tension VDD aux points du circuit devant etre relies a VDD. Ainsi, la deuxieme cellule 19 possede les memes fonctionnalites que la cellule CMOS18 de l'art anterieur, tout
en presentant une consommation de courant inferieure.
La figure 2 illustre une autre configuration pouvant etre utilisee dans un tel circuit. Dans cette configuration, la deuxieme bascule 12 comprend, comme la premiere bascule 11, des moyens de remise a zero asynchrone R. La deuxieme bascule 12 comprend une premiere sortie Q2 et une deuxieme sortie QN2, qui est complementaire de la premiere, ctest a dire que lorsque la premiere sortie Q2 vaut
0, la deuxieme sortie QN2 vaut 1, et vice-versa.
En appliquant un raisonnement analogue a celui applique dans la
description de la figure 1, il est facile de constater que la deuxieme sortie QN2 de la
deuxieme bascule 12 vaut 1 lorsque le circuit est en mode fonctionnel. Par consequent, en prenant pour sortie de la deuxieme cellule 19 la sortie QN2 de la deuxieme bascule Q2, la sortie de la deuxieme cellule 19 peut remplacer la tension VDD aux points du circuit devant etre relies a VDD. Ainsi, la deuxieme cellule 19 possede les memes fonctionnalites que la cell ule CMO5 1 8 de l 'art anterieur, tout en
presentant une consommation de courant inferieure.
D'autres configurations vent possibles pour la mise en ceuvre de ['invention. Par exemple, pour remplacer la masse, on peut prendre une sortie QN
d'une bascule avec des moyens de mise a un asynchrone.
La figure 3 illustre un circuit integre selon un deuxieme mode de realisation avantageux de ['invention. Un tel circuit comprend, outre certains elements deja cites sur la figure 1, une porte ET 31, une porte OU 32 et un
inverseur 33.
La sortie Q1 de la premiere bascule 11 est reliee a une premiere entree a de la porte ET 31. Une deuxieme entree b de la porte ET 31 est contr81ee par le signal de mode 15. L'entree fonctionnelle D1 de la premiere bascule 11 est reliee a la sortie c de la porte ET 31. La premiere bascule 11 et la porte ET 31
constituent une troisieme cellule 34, qui a pour sortie la sortie c de la porte ET 31.
La sortie Q2 de la deuxieme bascule 12 est reliee a une premiere entree e' de la porte OU 32. Une deuxieme entree de la porte OU 32 est controlee par ['inverse logique du signal de mode 15, grace a l'inverseur 33. L'entree fonctionnelle D2 de la deuxieme bascule 12 est reliee a la sortie c' de la porte OU 32. La deuxieme bascule 12, la porte OU 32 et l'inverseur 33 constituent une
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quatrieme cellule 35, qui a pour sortie la sortie c' de la porte OU 32. La porte OU 32
et l'inverseur 33 constituent un circuit logique.
Lorsque le circuit integre est en mode de test, le fonctionnement des
bascules 11 et 12 est le meme que celui detaille dans la description de la figure 1. Il
faut noter qu'en mode de test, certains points de ce circuit ne peuvent pas etre testes. En effet, la deuxieme entree b de la porte ET 31 ainsi que ['entree b'de l'inverseur 33 ne peuvent etre testees, car elles vent controlees par le signal de mode 15, qui est fixe lorsque le circuit est en mode de test. Ainsi, dans le cas ou, comme dans le circuit integre de la figure 1, le signal de mode 15 vaut 1 lorsque le circuit est en mode de test, on ne pourra pas deceler si ces deux entrees b et b'sont
collees a 1 ou pas.
Lorsque le circuit integre de la figure 3 est en mode fonctionnel, le signal de mode 15 vaut 0. Par consequent, il est facile de constater que la sortie c de la porte ET 31 vaut 0 et que la sortie c' de la porte OU 32 vaut 1. Ceci est
independent des sorties Q1 et Q2 de la premiere et de la deuxieme bascule 11 et 12.
Par consequent, il est possible, lorsque le circuit est en mode fonctionnel, de desactiver le signal d'horloge 13 au niveau des entrees dthorloge CLK1 et CLK2. Ceci permet done de reduire la consommation de courant au niveau des bascules 11 et 12. La sortie c de la troisieme cellule 34 peut remplacer la masse aux points du circuit devant etre relies a la masse et la sortie c' de la quatrieme cellule
peut remplacer la tension VDD aux points du circuit devant etre relies a VDD.
Ainsi, la troisieme cellule 34 et la quatrieme cellule 35 possedent les memes fonctionnalites que la cellule CMOS 18 de l 'art a nterieur, tout en presenta nt des
consommations de courant inferieures.
On notera que dans certains circuits integres, le signal de mode 15
vaut 1 et non 0 lorsque le circuit est en mode fonctionnel.
La figure 4 illustre une mise en ccuvre du circuit de la figure 3
lorsque le signal de mode 15 vaut 1 en mode fonctionnel.
Dans ce cas, les bascules utilisees vent legerement differentes, afin que la sortie (Q1, Q2) d'une bascule recopie ['entree fonctionnelle (D1, D2) lorsque le signal de mode 15 vaut 1 et que la sortie (Q1, Q2) d'une bascule recopie ltentree de test (DT1, DT2) lorsque le signal de mode 15 vaut 0. Dans ce cas, on peut modifier le circuit de la figure 3, afin d'obtenir un fonctionnement equivalent en mode fonctionnel. Pour ce faire, il suffit de prendre, comme dans le circuit integre de la figure 3, dans chaque cellule, un circuit logique dont la sortie ne depend que du signal de mode 15. La figure 4 montre un choix de circuit permettant diobtenir un fonctionnement equivalent au circuit de la figure 3, lorsque le signal de mode 15
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vaut 1 en mode fonctionnel. Dans le circuit de la figure 4, l'inverseur 33 se trouve a la deuxieme entree b de la porte ET 31, la deuxieme entree b'de la porte OU 32 n'a
pas diinverseur.
Bien entendu, d'autres circuits logiques, eventuellement plus complexes, peuvent etre utilises sans s'eloigner de liesprit de ['invention. Grace au circuit de la figure 4, il est facile de constater que la sortie c de la troisieme cellule 34 peut remplacer la masse aux points du circuit devant etre relies a la masse et que la sortie c' de la quatrieme cellule 35 peut remplacer la tension VDD aux points du circuit devant etre relies a VDD. Ainsi, la troisieme cellule 34 et la quatrieme cellule 35 possedent les memes fonctionnalites que la cellule CMOS18 de l'art anterieur, tout en presentant des consommations de courant inferieures.
La figure 5 illustre un circuit integre selon une variante de ['invention.
Dans ce circuit, la sortie c de la troisieme cellule 34 est reliee a ['entree b'de
l'inverseur 33.
Considerons le cas ou le signal de mode 15 vaut 0 lorsque le circuit est en mode fonctionnel. Dans ce cas, la sortie c de la porte ET 31 vaut 0 lorsque le circuit est en mode fonctionnel, et par consequent la sortie c' de la porte OU 32 vaut 1 lorsque le circuit est en mode fonctionnel. Ainsi, la sortie c' de la quatrieme cellule
peut remplacer la tension VDD aux points du circuit devant etre relies a VDD.
Si l'on desire une cellule permettant de remplacer la masse, on
rem place l'inverseur 33 et la porte OU 32 par u ne porte ET.
L'avantage d'un tel circuit reside dans le fait qu'il comprend beaucoup moins de points intestables que le circuit de la figure 3. Ainsi, alors que ['entree b' de l'inverseur 33 n'etait pas testable dans le circuit de la figure 3, elle est testable
dans le circuit de la figure 5. En effet, comme il a ete precise dans la description de
la figure 1, il est possible de faire varier la sortie Q1 de la premiere bascule 11 lorsque le circuit est en mode de test. Par consequent, il est facile de constater qu'il est possible de faire varier la sortie c de la troisieme cellule 34 lorsque le circuit est
en mode de test. Il est done possible de tester ['entree b'de l'inverseur 33.
Il est bien entendu possible d'utiliser plusieurs cellules du type de la quatrieme cellule 35, apses a delivrer une tension nulle ou une tension egale a VDD lorsque le circuit est en mode fonctionnel. Ces cellules comprennent un circuit logique, dont une des entrees est reliee a la sortie de leur bascule, et l'autre entree est reliee a la sortie de la troisieme cellule 34. Quel que soit le nombre de ces cellules, le circuit integre ne comprendra qu'un seul point intestable, qui correspond
a la deuxieme entree b de la porte ET 31 de la troisieme cellule 34.
2840074
II est egalement possible d'utiliser d'autres types de cellules a la place de la troisieme cellule 34 de la figure 5. Une telle cellule doit pouvoir delivrer une tension fixe lorsque le circuit est en mode fonctionnel, et doit avoir une tension de sortie que l'on peut faire varier lorsque le circuit est en mode de test. Par exemple, on peut utiliser une des cellules du circuit integre de la figure I. Dans ce cas, tous les points du circuit vent testables, car tous les points des cellules de la figure
vent testables.
Le verbe << comprendre >> et ses conjugaisons doivent etre interpretes de fason large, ctest a dire comme n'excluant pas la presence non seulement d'autres elements que ceux listes apres ledit verbe, mais aussi diune pluralite d'elements deja listes apres ledit verbe et precedes de ['article << un >> ou << une >>
Claims (5)
1. Circuit integre comprenant une cellule (18,34) possedant une sortie ayant une tension de sortie fixe lorsque le circuit integre est en mode fonctionnel, ladite cellule comprenant une bascule (11) et des moyens (R. 31) pour fixer la tension de sortie lorsque le circuit est en mode fonctionnel, lesdits moyens etant controles par un signal de contrdle (14, 15) dependent d'un signal de mode (15)
indiquant si le circuit est en mode fonctionnel ou en mode de test.
2. Circuit integre selon la revendication 1, caracterise en ce que ladite bascule est une bascule de type D comprenant une entree (D1) reliee 3 une sortie (Q1) et des moyens de remise 3 zero asynchrone (R) ou des moyens de mise 3 un asynchrone (S) controles par le signal de controle (14), la sortie de la bascule
correspondent 3 la sortie de la cellule (18, 19).
3. Circuit integre selon la revendication 1, caracterise en ce que ladite bascule est une bascule de type D comprenant une entree (D2) reliee 3 une premiere sortie (Q2), une deuxieme sortie (QN2) et des moyens de remise 3 zero asynchrone (R) ou de mise 3 un asynchrone (S) controles par le signal de controle (14), la premiere sortie (Q2) ou la deuxieme sortie (QN2) correspondent 3 la sortie
de la cellule (19).
4. Circuit integre selon la revendication 1, caracterise en ce que ladite cellule (35) comprend en outre un circuit logique (32, 33) comprenant une premiere entree (a') reliee 3 une sortie (Q2) de la bascule, une deuxieme entree (b') controlee par le signal de mode (15) et une sortie (c') correspondent 3 la sortie de la cellule (35), ledit circuit logique etant apte 3 delivrer sur sa sortie (c') une tension fonction
audit signal de mode (15) lorsque le circuit est en mode fonctionnel.
5. Circuit integre comprenant: - une premiere cellule (34) possedant une sortie (c) 3 une tension de sortie fixe lorsque le circuit integre est en mode fonctionnel; - une deuxieme cellule (35) comprenant une bascule (12) et un circuit logique (32, 33), ledit circuit logique comprenant une premiere entree (a') reliee 3 une sortie (Q2) de la bascule (12), une deuxieme entree (b') reliee 3 la sortie (c) de la premiere cellule (34) et une sortie (c') correspondent 3 la sortie de la deuxieme cellule, et etant apte 3 delivrer sur sa sortie (c') une tension fonction de la tension
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0206227A FR2840074A1 (fr) | 2002-05-22 | 2002-05-22 | Cellule de tension fixe pour circuit integre |
| EP03722988A EP1509778B1 (fr) | 2002-05-22 | 2003-05-15 | Cellule dotee d'une tension de sortie fixee pour circuit integre |
| JP2004505713A JP2005526429A (ja) | 2002-05-22 | 2003-05-15 | 集積回路のための出力電圧が固定されたセル |
| PCT/IB2003/002077 WO2003098244A1 (fr) | 2002-05-22 | 2003-05-15 | Cellule dotee d'une tension de sortie fixee pour circuit integre |
| CNB03811514XA CN100414314C (zh) | 2002-05-22 | 2003-05-15 | 具有固定电压输出的单元的集成电路 |
| AT03722988T ATE368866T1 (de) | 2002-05-22 | 2003-05-15 | Zelle mit festgelegter ausgabespannung für eine integrierte schaltung |
| US10/514,902 US7459928B2 (en) | 2002-05-22 | 2003-05-15 | Cell with fixed output voltage for integrated circuit |
| DE60315289T DE60315289T2 (de) | 2002-05-22 | 2003-05-15 | Zelle mit festgelegter ausgabespannung für eine integrierte schaltung |
| KR10-2004-7018553A KR20050007548A (ko) | 2002-05-22 | 2003-05-15 | 집적 회로 |
| AU2003230145A AU2003230145A1 (en) | 2002-05-22 | 2003-05-15 | Cell with fixed output voltage for integrated circuit |
| US12/262,912 US7688103B2 (en) | 2002-05-22 | 2008-10-31 | Cell with fixed output voltage for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0206227A FR2840074A1 (fr) | 2002-05-22 | 2002-05-22 | Cellule de tension fixe pour circuit integre |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2840074A1 true FR2840074A1 (fr) | 2003-11-28 |
Family
ID=29414984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0206227A Withdrawn FR2840074A1 (fr) | 2002-05-22 | 2002-05-22 | Cellule de tension fixe pour circuit integre |
Country Status (10)
| Country | Link |
|---|---|
| US (2) | US7459928B2 (fr) |
| EP (1) | EP1509778B1 (fr) |
| JP (1) | JP2005526429A (fr) |
| KR (1) | KR20050007548A (fr) |
| CN (1) | CN100414314C (fr) |
| AT (1) | ATE368866T1 (fr) |
| AU (1) | AU2003230145A1 (fr) |
| DE (1) | DE60315289T2 (fr) |
| FR (1) | FR2840074A1 (fr) |
| WO (1) | WO2003098244A1 (fr) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008060663A1 (de) * | 2008-12-08 | 2010-06-10 | KROHNE Meßtechnik GmbH & Co. KG | Schaltungsanordnung zur Erzeugung kurzer elektrischer Impulse |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870345A (en) * | 1986-08-04 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor intergrated circuit device |
| US6119256A (en) * | 1993-12-16 | 2000-09-12 | U.S. Philips Corporation | Apparatus for testing a fixed logic value interconnection between integrated circuits |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369047A1 (fr) * | 1988-11-15 | 1990-05-23 | Siemens Aktiengesellschaft | Dispositif de commutation d'une horloge sur une horloge de même fréquence mais en retard de phase |
| US5574853A (en) * | 1994-01-03 | 1996-11-12 | Texas Instruments Incorporated | Testing integrated circuit designs on a computer simulation using modified serialized scan patterns |
| US5444404A (en) * | 1994-03-03 | 1995-08-22 | Vlsi Technology, Inc. | Scan flip-flop with power saving feature |
| US6014762A (en) * | 1997-06-23 | 2000-01-11 | Sun Microsystems, Inc. | Method and apparatus for scan test of SRAM for microprocessor without full scan capability |
| EP0992809A1 (fr) * | 1998-09-28 | 2000-04-12 | Siemens Aktiengesellschaft | Circuit avec trajet d'analyse désactivable |
| JP4579370B2 (ja) * | 2000-04-24 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | スキャンフリップフロップ回路及びこれを用いたスキャンテスト方法 |
| EP1368672B1 (fr) * | 2000-10-02 | 2005-08-10 | Koninklijke Philips Electronics N.V. | Systeme et procede d'essai de balayage destines a la manipulation de valeurs logiques restant constantes pendant des operations normales |
-
2002
- 2002-05-22 FR FR0206227A patent/FR2840074A1/fr not_active Withdrawn
-
2003
- 2003-05-15 AT AT03722988T patent/ATE368866T1/de not_active IP Right Cessation
- 2003-05-15 AU AU2003230145A patent/AU2003230145A1/en not_active Abandoned
- 2003-05-15 DE DE60315289T patent/DE60315289T2/de not_active Expired - Lifetime
- 2003-05-15 WO PCT/IB2003/002077 patent/WO2003098244A1/fr active IP Right Grant
- 2003-05-15 EP EP03722988A patent/EP1509778B1/fr not_active Expired - Lifetime
- 2003-05-15 CN CNB03811514XA patent/CN100414314C/zh not_active Expired - Fee Related
- 2003-05-15 KR KR10-2004-7018553A patent/KR20050007548A/ko not_active Application Discontinuation
- 2003-05-15 JP JP2004505713A patent/JP2005526429A/ja active Pending
- 2003-05-15 US US10/514,902 patent/US7459928B2/en active Active
-
2008
- 2008-10-31 US US12/262,912 patent/US7688103B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870345A (en) * | 1986-08-04 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor intergrated circuit device |
| US6119256A (en) * | 1993-12-16 | 2000-09-12 | U.S. Philips Corporation | Apparatus for testing a fixed logic value interconnection between integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090051385A1 (en) | 2009-02-26 |
| EP1509778B1 (fr) | 2007-08-01 |
| US7688103B2 (en) | 2010-03-30 |
| AU2003230145A1 (en) | 2003-12-02 |
| US7459928B2 (en) | 2008-12-02 |
| EP1509778A1 (fr) | 2005-03-02 |
| DE60315289D1 (de) | 2007-09-13 |
| ATE368866T1 (de) | 2007-08-15 |
| US20050180196A1 (en) | 2005-08-18 |
| WO2003098244A1 (fr) | 2003-11-27 |
| CN1656385A (zh) | 2005-08-17 |
| CN100414314C (zh) | 2008-08-27 |
| JP2005526429A (ja) | 2005-09-02 |
| KR20050007548A (ko) | 2005-01-19 |
| DE60315289T2 (de) | 2008-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |