KR20050007548A

KR20050007548A - 집적 회로

Info

Publication number: KR20050007548A
Application number: KR10-2004-7018553A
Authority: KR
Inventors: 다실바파트릭; 수에로랑
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2002-05-22
Filing date: 2003-05-15
Publication date: 2005-01-19
Also published as: DE60315289T2; ATE368866T1; WO2003098244A1; EP1509778B1; CN1656385A; US20050180196A1; JP2005526429A; DE60315289D1; US7688103B2; US20090051385A1; CN100414314C; AU2003230145A1; FR2840074A1; EP1509778A1; US7459928B2

Abstract

본 발명은 테스트가능 집적 회로에 관한 것이다. 이러한 회로의 특정 지점에서 접지 및 VDD를 대치하기 위해서, 회로는 플립플롭(11) 및 회로가 동작 모드일 때, 회로의 출력 전압을 설정할 수 있는 수단(31)을 포함하는 셀(34)을 포함한다. 이 출력 전압 설정 수단은 신호가 테스트 모드인지 동작 모드인지를 나타내는 모드 신호에 의존하는 제어 신호(15)에 의해 제어된다.

Description

집적 회로{CELL WITH FIXED OUTPUT VOLTAGE FOR INTEGRATED CIRCUIT}

대부분의 집적 회로에서, 회로가 동작 중일 때 회로의 특정 지점은 고정 전압으로 유지되어야 한다. 예컨대 회로의 특정 지점이 자주 "접지" 또는 "VDD"에 접속되어야 하며, 이는 이들 지점이 예컨대 0 또는 5볼트의 전압을 각각 갖는다는 것을 의미한다. 이러한 지점은 정전 방전에 민감해서 집적 회로를 손상시킬 위험을 갖고 있다는 결함을 나타낸다. 또한, 이 지점은 회로가 테스트 모드에 있을 때도 고정 전압을 갖기 때문에 테스트될 수 없다. 이 때문에 집적 회로의 테스트 단계 동안 테스트 커버율(test cover ratio)을 감소시킨다는 단점이 나타난다.

이러한 단점을 줄이기 위해서, 이들 지점은 집적 회로가 동작 모드일 때 고정 출력 전압을 제공하는 셀로 대치된다. 이들 셀은 테스트 단계 동안 테스트 체인과 일체화될 수 있는 플립플롭을 포함한다. 회로가 테스트 모드일 때, 이 셀의 출력 전압을 변화시킬 수 있다. 결론적으로, 셀을 이용해서 동작 모드에서 고정전압을 가진 지점이 테스트 모드에서 테스트될 수 있다. 따라서, 테스트 커버율을 증가시킬 수 있다. 또한, 이러한 플립플롭은 정전 방전에 민감하지 않다. 이 때문에 이러한 방전에 의해 집적 회로가 손상될 위험이 감소된다.

본 출원인이 시판하는 CMOS18이라는 셀이 이러한 셀의 예이다. 이 셀은 2개의 출력을 갖고, 클록에 의해 가동되는 플립플롭을 포함한다. 이 플립플롭은 회로가 테스트 모드인지 동작 모드인지 나타내는 신호를 수신한다. 동작 모드에서, 클록이 액티브 상태이면, 플립플롭의 출력 중 하나는 고정된 양의 전압을 갖고, 다른 하나는 0 전압을 갖는다. 결론적으로, 이 플립플롭의 2개의 출력 중 하나를 셀의 출력 전압으로 설정하면, 이 셀은 집적 회로의 특정 위치에서 접지 또는 전압 VDD를 대치할 수 있다.

이러한 셀의 단점은 동작 모드에서 고정 출력 전압을 획득하기 위해서는 회로가 동작 모드일 때 셀이 클록에 의해서 항상 가동되어야 한다는 점이다. 이는 상당한 전류 소비를 유발한다. 특정 애플리케이션에서 전류 소비는 중요한 데이터이다. 휴대 전화와 같이 배터리로 동작하는 휴대형 애플리케이션이 그 경우이다.

본 발명은 회로가 동작 모드일 때 특정 지점이 접지되거나 또는 고정 전압에 접속되는, 테스트 가능한 집적 회로 분야에 관한 것이다.

본 발명의 이들 목적은 이하 설명되는 실시예를 한정되지 않은 예로서 참조하면서 분명하고 자명해질 것이다.

도 1은 본 발명의 제 1 목적의 제 1 실시예에 따른 집적 회로를 도시하는 블록도,

도 2는 도 1의 집적 회로의 다른 구성을 나타내는 블록도,

도 3은 본 발명의 제 1 목적의 제 2 실시예에 따른 집적 회로를 도시하는 블록도,

도 4는 도 3의 집적 회로의 변형예를 도시하는 블록도,

도 5는 본 발명의 제 2 목적에 따른 집적 회로를 도시하는 블록도.

본 발명의 목적은 집적 회로의 전류 소비를 감소시키는 것이다.

이 목적은 집적 회로가 동작 모드일 때, 고정 출력 전압을 가진 출력단을 구비한 셀을 포함하는 집적 회로와 관련된 본 발명의 제 1 목적에 의해 달성되되, 이 셀은 플립플롭 및 회로가 동작 모드일 때 출력 전압을 설정하는 수단을 포함하고,이 수단은 회로가 동작 모드인지 또는 테스트 모드인지 나타내는 모드 신호에 의존하는 제어 신호에 의해 제어된다.

본 발명은 동작 모드에서 종래의 플립플롭이 순차 역할을 수행하지 않는다는 사실을 이용한다. 그러나, 테스트 모드에서 이 플립플롭은 특히 시프트 레지스터와 일체화되기 때문에 순차 역할을 수행한다. 결과적으로 클록은 회로가 테스트 모드일 때는 제거될 수 없지만, 회로가 동작 모드일 때는 제거될 수 있어서, 플립플롭은 어떤 순차 역할도 수행하지 않는다.

본 발명에 따라서, 집적 회로가 동작 모드일 때, 플립플롭에 대해서 클록이 액티브 상태일 필요가 없으며, 이는 출력 전압이 클록과는 무관한 제어 신호에 의해 제어되기 때문이다. 이 제어 신호는 예컨대, 모드 신호가 될 수 있다. 회로가 동작 모드일 때 이는 고정된다. 따라서 회로가 동작 모드일 때 출력 전압은 고정된다.

클록이 플립플롭에 대해 액티브 상태가 아니기 때문에, 회로가 동작 모드일 때 셀의 전력 소비는 감소된다. 결과적으로 집적 회로의 전력 소비는 감소된다.

본 발명의 제 1 목적의 제 1 실시예에서, 플립플롭은 출력단에 접속된 입력단 및 제어 수단에 의해 제어되는 비동기식 리셋-제로 수단 또는 비동기식 셋-1 수단을 구비한 D 형 플립플롭으로, 플립플롭의 출력은 셀의 출력에 대응한다.

이 실시예에 따라서, 제어 신호는 초기화 신호이다. 이 초기화 신호는 플립플롭이 비동기식 리셋-0 수단을 포함하는 경우 출력 전압이 0이 되는 것을 가능하게 한다. 회로가 동작 모드로 변할 때, 이 초기화 신호는 플립플록에 전송된다.신호의 전송은 테스트 모드에서 동작 모드의 회로의 변화를 관리하는 프로세서에 의해 지지된다. 따라서, 초기화 신호는 모드 신호가 변할 때 전송된다. 따라서 초기화 신호는 모드 신호에 의존한다. 결과적으로 "제어 신호가 모드 신호에 의존한다"는 것은 제어 신호가 모드 신호와 같거나 예컨대 프로세서를 이용해서 모드 신호로부터 유도될 수 있다는 것으로 이해된다.

플립플롭의 리셋-0 수단이 초기화 신호를 수신하면, 플립플롭의 출력은 0전압으로 변한다. 따라서, 회로가 동작 모드에 있는 한, 플립플롭의 출력은 0으로 유지되며, 이는 이하로부터 이해될 것이다. 이는 플립플롭이 수신하는 클록과는 무관하다. 결과적으로, 회로가 동작 모드일 때, 플립플롭 레벨에서 클록은 비동작될 수 있다. 셀의 출력단에서 전압 VDD을 획득하려 한다면, 셋-1 수단을 구비한 비동기식 플립플롭이 채택된다.

본 발명의 제 1 목적의 제 2 실시예에서, 셀은 플립플롭의 출력단에 접속된 제 1 입력단, 모드 신호에 의해 제어되는 제 2 입력단 및 셀의 출력단에 대응하는 출력을 구비한 로직 회로를 더 포함하며, 이 로직 회로는 회로가 동작 모드일 때, 그 출력단에서 모드 신호의 함수로서 전압을 제공할 수 있다.

이 실시예에 따라서, 제어 신호는 회로가 동작 모드인지 테스트 모드인지 나타내는 모드 신호이다. 이 신호는 테스트 가능한 모든 회로에 존재한다. 결론적으로, 본 발명의 제 2 실시예는 모든 테스트 가능한 집적 회로에서 사용될 수 있다. 회로가 테스트 모드일 때, 모드 신호는 예컨대 VDD와 같고, 회로가 동작 모드일 때는 0과 같다. 플립플롭에 접속된 로직 회로는 회로가 동작 모드일 때 플립플롭의 출력에 의존하지 않고, 모드 신호에만 의존하는 전압을 제공한다. 결론적으로, 회로가 동작 모드일 때, 클록은 플립플롭 레벨에서 비동작될 수 있다.

본 발명의 제 2 목적은 집적 회로가 동작 모드일 때 고정된 출력 전압을 가진 출력단을 구비한 제 1 셀 및 플립플롭 및 로직 회로를 포함하는 제 2 셀을 포함하는 집적 회로에 관한 것으로, 이 로직 회로는 플립플롭의 출력단에 접속된 제 1 입력단, 제 1 셀의 출력단에 접속된 제 2 입력단 및 제 2 셀의 출력단에 대응하는 출력단을 구비하고 있으며, 회로가 동작 모드일 때 그 출력단에서 제 1 셀의 출력 전압의 함수로 전압을 제공할 수 있다.

이러한 회로는 본 발명의 제 1 목적의 제 2 실시예에 따른 셀을 포함하는 회로보다 더 양호하게 테스트될 수 있다. 실제로, 본 발명의 제 1 목적의 제 2 실시예에 따른 셀을 포함하는 회로에서는, 셀의 로직 회로의 제 2 입력단이 테스트될 수 없다. 실제, 그 전압은 회로가 테스트 모드일 때 모드 신호와 같다. 지점의 전압은 회로가 테스트 모드일 때 변할 수 없으며, 이 지점은 테스트될 수 없다.

반대로, 위에 정의된 회로에서, 그 전압이 테스트 모드일 때 변할 수 있는 제 1 셀의 출력 전압과 같기 때문에, 제 2 셀의 로직 회로의 제 2 입력단이 테스트될 수 있다. 제 1 셀은 예컨대, 본 발명의 제 1 목적의 제 2 실시예에 따른 회로가 될 수 있다. 이 경우, 집적 회로는 테스트될 수 없는 지점을 하나만 가지며, 이는 제 1 셀의 로직 회로의 제 2 입력단이다.

도 1은 본 발명의 제 1 목적의 제 1 실시예에 따른 집적 회로를 도시하고 있다. 이러한 회로는 집적 회로의 기본 소자를 포함하는 블록(10), 제 1 플립플롭(11) 및 제 2 플립플롭(12)을 포함한다. 각각의 플립플롭은 동작 입력단(D1, D2), 테스트 입력단(DT1, DT2), 모드 입력단(T1, T2) 클록 입력단(CLK1, CLK2) 및 동작 입력단(D1, D2)에 접속된 출력단(Q1, Q2)을 구비한다. 클록 신호(13)는 클록 입력단(CLK1, CLK2)을 가동시키고, 모드 신호(15)는 모드 입력단(T1, T2)을 제어한다. 제 1 플립플롭(11)의 테스트 입력단(DT1)은 제 1 테스트 신호(16)를 수신하고, 제 2 플립플롭(12)의 테스트 입력단(DT2)은 제 2 테스트 신호(17)를 수신한다. 제 1플립플롭(11)은 비동기식 리셋-0 수단(R)을 포함하고, 제 2 플립플롭(12)은 비동기식 셋-1 수단(S)을 포함한다. 초기화 신호(14)는 이들 비동기식 리셋-0 수단(R) 및 셋-1 수단(S)을 제어한다. 제 1 플립플롭(11)과 그 비동기식 리셋-0 수단(R)이 제 1 셀(18)을 구성한다. 제 2 플립플롭(12) 및 그 비동기식 셋-1 수단(S)이 제 2 셀(19)을 구성한다.

후속하는 설명에서, 다양한 신호가 로직 신호로 고려된다. 예컨대 "로직 0"은 0전압에 대응하고, "로직 1"은 VDD 전압에 대응한다.

블록(10)은 로직 회로를 포함하는 조합 로직(combinatorial logic) 및 회로가 테스트 모드일 때 테스트 체인(a test chain)을 형성하는 플립플롭으로 나눌 수 있다. 회로가 테스트 모드일 때는, 제 1 플립플롭(11) 및 제 2 플립플롭(12)이 이 테스트 체인에 포함된다. 테스트는 조합 로직의 입력단 및 플립플롭의 입력단을 변화시키는 단계와, 이 입력의 변화로부터 유발된 조합 로직 및 플립플롭의 출력단을 관찰하는 단계로 이루어진다. 이러한 테스트 기술은 예컨대 1994년 1월 3일에 출원된 미국 특허 제 5,574,853 호에 개시되어 있다.

특히 테스트의 목적은 집적 회로의 제조 동안 디폴트로 인해서, 회로의 소정 지점들이 특정 전압으로 '고착(stuck)'되지 않았는지 증명하는 것이다. 회로를 적절히 테스트하기 위해서, 회로가 테스트 모드에 있을 때 회로의 모든 지점의 전압을 변화시킬 수 있어야 한다. 따라서 다양한 테스트 벡터(vector)가 조합 로직 및 플립플롭의 입력단에 인가되어서 회로의 모든 지점을 변화시킨다. 한 지점이 인가되는 테스트 벡터의 결과로서 값 1을 가져야 함에도 불구하고 값 0을 갖고 있다면,회로의 이 지점이 "0으로 고착된다"고 한다.

도 1의 집적 회로가 테스트 모드일 때, 모드 신호(15)는 값 1을 갖는다. 이 때문에 플립플롭의 출력(Q1, Q2)은 클록 신호(13)의 상승 에지에서 테스트 입력단(DT1, DT2)의 값을 카피한다. 다양한 제 1 테스트 신호(16) 및 다양한 제 2 테스트 신호(17)를 테스트 입력단(DT1, DT2)에 전송함으로써, 플립플롭(11, 12)의 출력(Q1, Q2)은 이들을 테스트하기 위해 변화될 수 있다. 결론적으로, 집적 회로가 테스트 모드일 때, 플립플롭(11, 12)의 동작은 종래의 셀(CMOS18)의 동작과 같다.

도 1의 집적 회로가 동작 모드일 때, 모드(15)의 값은 0이다. 이 때문에 플립플롭의 출력(Q1, Q2)은 클록 신호(13)의 상승 에지에서 동작 입력(D1, D2)의 값을 카피한다.

제 1 플립플롭(11)에 대해 설명한다. 회로가 동작 모드로 변하면, 초기화 신호(14)는 비동기식 리셋-0 수단(R)으로 전송된다. 이 초기화 신호(14)는 예컨대 비동기식 리셋-0 수단(R)이 트리거되는 슬롯이 될 수 있다. 따라서 모드 신호가 변할 때 이러한 슬롯이 생성되기 때문에 초기화 신호(14)는 모드 신호와 무관하다. 예컨대, 초기화 신호(14)는 입력으로서 모드 신호를 갖고, 입력이 하강 에지를 가질 때 슬롯을 전송할 수 있는 회로를 사용해서 모드 신호로부터 유도될 수 있다. 초기화 신호(14)는 회로가 동작 모드로 변하는 시점을 저장하는 메모리를 포함하고 있는 회로에 의해 생성될 수도 있다. 이러한 순간이 나타나면, 회로는 초기화 신호(14)를 생성한다. 이 정확히 순간에 모드 신호는 1에서 0으로 변하기 때문에, 초기화 신호(14)는 모드 신호에 의존한다.

비동기식 리셋 0 신호 수단(R)이 초기화 신호(14)에 의해 트리거될 때, 출력(Q1)은 0으로 변한다. 동작 입력단(D1)이 출력단(Q1)에 접속되어 있기 때문에, 이 동작 입력단(D1)도 0으로 변한다. 결과적으로, 클록 신호(13)가 상승 엣지를 갖고 있으면, 출력단(Q1)은 0으로 남아있으며, 이는 동작 입력단(D1)을 카피하기 때문이다. 클록 신호(13)가 상승 에지를 나타내지 않는다면, 출력(Q1)은 0으로 남아 있다. 신호가 동작 모드일 때, 제 1 플립플롭(11)의 출력(Q1)은 항상 0이고, 따라서 클록 신호와 무관하다. 따라서, 회로가 동작 모드일 때, 클록 입력(CLK1)의 레벨에서 클록 신호(13)를 비가동시킬 수 있다. 이로써 제 1 플립플롭(11)의 전력 소비를 감소시킬 수 있다.

회로가 동작 모드일 때, 제 1 플립플롭(11)의 출력(Q1)이 0으로 유지되기 때문에, 이 출력(Q1)은 접지되어야 하는 회로의 지점에서 접지를 대치할 수 있다. 따라서 제 1 셀(18)은 종래의 CMOS18 셀과 같은 기능을 하며, 낮은 전력 소비를 보인다.

같은 이론이 제 2 플립플롭(12)에 적용된다. 비동기식 셋-1 수단(S)이 초기화 신호(14)에 의해 트리거되면, 출력(Q2)은 1이 된다. 이는 회로가 동작 모드로 변할 때 발생한다. 결론적으로 회로가 동작 모드인 한, 클록 신호(13)에 무관하게 제 2 셀(Q2)의 출력은 1로 유지된다. 따라서 클록 입력단(CLK2)의 레벨에서, 회로가 동작 모드일 때, 클록 신호(13)를 비동작시킬 수 있다.

제 2 플립플롭(12)의 출력(Q2)은 VDD에 접속되어야 하는 회로의 지점에서 전압(VDD)를 대치할 수 있다. 제 2 셀(19)은 낮은 전력 소비를 보이면서도 종래의셀 CMOS18와 같은 기능을 갖는다.

도 2는 이러한 회로에서 사용될 수 있는 다른 구성을 도시한다. 이 구성에서 제 2 플립플롭(12)은 제 1 플립플롭(11)에서와 같이 비동기식 리셋-0 수단(R)을 포함한다. 제 2 플립플롭(12)은 제 1 출력단(Q2) 및 제 1 출력단과 상보형인 제 2 출력단(QN2)을 갖고 있으며, 즉 제 1 출력단(Q2)이 값 0을 가지면 제 2 출력단(QN2)은 1의 값을 갖고, 반대도 마찬가지다.

유사한 이론은 도 1에 도시된 회로에 적용함으로써, 회로가 동작 모드일 때, 제 2 플립플롭(12)의 제 2 출력단(QN2)이 값 1을 갖는다는 것을 쉽게 알 수 있다. 결론적으로, 제 2 셀(19)의 출력으로 제 2 플립플롭(12)의 출력(QN2)을 취함으로써, 제 2 셀(19)의 출력은 VDD에 접속되어야 하는 회로의 지점에서 전압 VDD를 대치할 수 있다. 따라서, 제 2 셀(19)은 종래의 셀 CMOS18과 같은 기능을 보이면서도, 낮은 전력 소비를 보이고 있다.

본 발명을 구현하는 다른 구성도 가능하다. 예컨대, 접지를 대치하기 위해서, 비동기식 셋-1 수단을 구비한 플립플롭의 출력(QN)이 취해질 수 있다.

도 3은 본 발명의 제 2 유익한 실시예에 따른 집적 회로를 도시하고 있다. 이러한 회로는 도 1에 이미 설명된 특정 회로에 추가로, AND 게이트(31), OR 게이트(32) 및 인버터(33)를 포함한다.

플립플롭(11)의 출력(Q1)은 AND 게이트(31)의 제 1 입력단에 접속된다. AND 게이트(31)의 제 2 입력단(b)은 모드 신호(15)에 의해 제어된다. 제 1 플립플롭(11)의 동작 입력단(D1)은 AND 게이트(31)의 출력단(c)에 접속된다. 제 1 플립플롭(11) 및 AND 게이트(31)가 제 3 셀(34)을 형성하며, 이는 출력으로서 AND 게이트(31)의 출력(c)을 갖는다.

제 2 플립플롭(12)의 출력(Q2)은 OR 게이트(32)의 제 1 입력단(a')에 접속된다. OR 게이트(32)의 제 2 입력단은 인버터(33)에 의한 모드 신호(15)의 논리 반전값에 의해 제어된다. 제 2 플립플롭(12)의 동작 입력단(D2)이 OR 게이트(32)의 출력단(c')에 접속된다. 제 2 플립플롭(12), OR 게이트(32) 및 인버터(33)는 제 4 셀(35)을 형성하며, 이는 출력으로서 OR 게이트(32)의 출력(c')을 갖는다. OR 게이트(32)와 인버터(33)가 로직 회로를 형성한다.

집적 회로가 테스트 모드일 때, 플립플롭(11, 12)의 동작은 도 1의 설명에 상세하게 설명된 바와 같다. 테스트 모드에서 이 회로의 특정 지점은 테스트될 수 없다는 것이 이해된다. AND 게이트(31)의 제 2 입력단(b) 및 인버터(33)의 입력단(b')은 테스트될 수 없으며, 이는 이들이 회로가 테스트 모드일 때 고정되는 모드 신호(15)에 의해 제어되기 때문이다. 따라서, 회로가 테스트 모드일 때 도 1의 집적 회로와 같이 모드 신호(15)가 값 1을 갖는 경우에, 이들 두 입력(b, b')이 1로 고착되는지 여부를 검출할 수 없을 것이다.

도 3의 집적 회로가 동작 모드일 때, 모드 신호(15)는 값 0을 갖는다. 결론적으로, AND 게이트(31)의 출력(c)이 값 0을 갖고, OR 게이트(32)의 출력(c')이 값 1을 갖는다는 것을 쉽게 알 수 있다. 이는 제 1 및 제 2 플립플롭(11, 12)의 출력(Q1, Q2)와 무관하다. 결론적으로, 회로가 동작 모드일 때, 클록 입력(CLK1, CLK2)의 레벨에서 클록 신호(13)를 비동작시키는 것이 가능하다. 따라서, 이는 플립플롭(11, 12)의 전력 소비를 감소시킨다.

제 3 셀(34)의 출력단(c)이 접지되어야 하는 회로의 지점에서 접지를 대치할 수 있으며, 제 4 셀(35)의 출력단(c')이 VDD에 접속되어야 하는 회로의 지점에서 전압 VDD를 대치할 수 있다. 제 3 셀(34) 및 제 4 셀(35)은 종래의 CMOS18 셀과 같은 기능을 가지면서 더 낮은 전력 소비를 보이고 있다.

특정 집적 회로에서, 회로가 동작 모드일 때, 모드 신호(15)는 값 1을 갖고, 0은 갖지 않는다.

도 4는 모드 신호(15)가 동작 모드에서 값 1을 가질 때, 도 3의 회로의 실시예를 도시하고 있다.

이 경우, 모드 신호(15)가 값 1을 가질 때 플립플롭의 출력(Q1, Q2)이 기능 입력단(D1, D2)을 카피하고, 모드 신호(15)가 값 0을 가질 때 플립플롭의 출력단(Q1, Q2)가 테스트 입력단(DT1, DT2)을 카피하도록 하기 위해서 사용되는 플립플롭이 약간 달라진다. 이 경우, 도 3은 동작 모드에서 동일한 동작을 획득하도록 수정될 수 있다. 이를 위해, 각각의 셀에서는 도 3의 집적 회로에서 행해진 것과 동일하게, 모드 신호(15)에만 출력이 의존하는 하나의 로직 회로를 취하는 것이면 충분하다. 도 4는 모드 신호(15)가 동작 모드에서 값 1을 가질 때, 도 3의 회로와 같은 동작을 획득할 수 있는 회로를 도시하고 있다. 도 4의 회로에서, 인버터(33)는 AND 게이트(31)의 제 2 입력단(b)에 있고, OR 게이트(32)의 제 2 입력단(b')은 인버터를 갖고 있지 않다.

자연히, 더 복잡할 수 있는 다른 로직 회로도 본 발명의 범주를 벗어남 없이사용될 수 있다.

도 4의 회로를 사용해서, 제 3 셀(34)의 출력단(c)이 접지되어야 하는 회로의 지점에서 접지를 대치할 수 있고, 제 4 셀(35)의 출력(c')이 VDD에 접속되어야 하는 회로의 지점에서 전압(VDD)을 대치할 수 있다는 것을 쉽게 알 수 있다. 따라서, 제 3 셀(34) 및 제 4 셀(35)은 종래의 CMOS18 셀과 같은 기능을 가지면서 낮은 전력 소비를 보인다.

도 5는 본 발명의 변형예에 따른 집적 회로를 도시한다. 이 회로에서 제 3 셀(34)의 출력단(c)은 인버터(33)의 입력단(b')에 접속된다.

회로가 동작 모드일 때, 모드 신호(15)가 값 0을 갖는 경우를 상정한다. 이 경우, 회로가 동작 모드이면 AND 게이트(31)의 출력단은 값 0을 갖고, 결론적으로 회로가 동작 모드일 때 OR 게이트(32)의 출력단(c')은 값 1을 갖는다. 따라서 제 4 셀(35)의 출력단(c')은 VDD에 접속되어야 하는 회로의 지점에서 전압 VDD를 대치할 수 있다.

접지를 대치할 수 있는 셀이 필요한 경우에, AND 게이트가 인버터(33) 및 OR 게이트(32)를 대치한다.

이러한 회로의 이점은 테스트될 수 없는 지점이 도 3의 회로보다 더 적다는 점이다. 따라서, 인버터(33)의 입력단(b')이 도 3의 회로에서 테스트될 수 없지만, 도 5의 회로에서는 테스트될 수 있다. 실제로, 도 1의 설명에 언급된 바와 같이, 회로가 테스트 모드에 있을 때, 제 1 플립플롭(11)의 출력(Q1)을 변화시킬 수 있다. 결과적으로 회로가 테스트 모드에 있을 때 제 3 셀(34)의 출력(c)을 변화시킬 수 있다. 따라서 인버터(33)의 입력단(b')을 테스트할 수 있다.

자연히, 회로가 동작 모드일 때 0전압 또는 VDD와 같은 전압을 제공할 수 있는, 다양한 타입의 제 4 셀(35)을 사용할 수 있다. 이 셀들은 그 입력단 중 하나가 다른 플립플롭의 출력단에 접속되어 있고, 다른 입력단은 제 3 셀(34)의 출력단에 접속된다. 이들 셀의 수가 몇 개 이건 간에, 집적 회로는 테스트될 수 없는 지점을 하나만 포함할 것이며, 이는 제 3 셀(34)의 AND 게이트(31)의 제 2 입력단(b)에 대응한다.

도 5의 제 3 셀(34) 대신에 다른 타입의 셀을 사용할 수도 있다. 이러한 셀은 회로가 동작 모드일 때, 고정 전압을 제공할 수 있고, 회로가 테스트 모드일 때, 변화될 수 있는 출력 전압을 가져야 한다. 예컨대, 도 1의 집적 회로의 셀 중 하나가 사용될 수 있다. 이 셀에서, 도 1의 셀의 모든 지점이 테스트될 수 있기 때문에 회로의 모든 지점이 테스트될 수 있다.

용어 "포함한다" 및 그 활용은 넓게 해석될 수 있으며, 즉 그 앞에 열거되는 소자뿐만 아니라, 그 앞에 열거된 복수의 소자와 "하나의"가 앞에 있는 소자의 존재를 배제하지 않는다.

Claims

동작 모드일 때 고정된 출력 전압을 갖는 출력단을 구비한 셀(18, 34)을 포함하는 집적 회로에 있어서,

상기 셀은 플립플롭(11) 및 상기 회로가 동작 모드일 때의 상기 출력 전압을 설정하는 수단(R, 31)을 포함하되,

상기 수단은 상기 회로가 동작 모드인지 또는 테스트 모드인지 나타내는 모드 신호(15)에 의존하는 제어 신호(14, 15)에 의해 제어되는

집적 회로.
제 1 항에 있어서,

상기 플립플롭은 출력단(Q1)에 접속된 입력단(D1) 및 상기 제어 신호(14)에 의해 제어되는 비동기식 리셋-0 수단(asynchronous reset-to-zero means:R) 또는 비동기식 셋-1 수단(asynchronous set-to-one means:S)을 가진 D형 플립플롭으로, 상기 플립플롭의 출력단은 상기 셀(18, 19)의 상기 출력단에 대응하는

집적 회로.
제 1 항에 있어서,

상기 플립플롭은 제 1 출력단(Q2)에 접속된 입력단(D2), 제 2 출력단(QN2) 및 상기 제어 신호(14)에 의해 제어되는 비동기식 리셋-0 수단(R) 또는 비동기식 셋-1 수단(S)을 가진 D형 플립플롭으로, 상기 제 1 출력단(Q2) 또는 상기 제 2 출력단(QN2)은 상기 셀(19)의 상기 출력단에 대응하는

집적 회로.
제 1 항에 있어서,

상기 셀(35)은 상기 플립플롭의 출력단(Q2)에 접속된 제 1 입력단(a'), 상기 모드 신호(15)에 의해 제어되는 제 2 입력단(b') 및 상기 셀(35)의 상기 출력단에 대응하는 출력단(c')을 구비한 로직 회로(32, 33)를 더 포함하며,

상기 로직 회로는 상기 회로가 동작 모드일 때, 상기 출력단(c')에서 상기 모드 신호(15)의 함수로서 전압을 제공할 수 있는

집적 회로.
집적 회로가 동작 모드일 때 고정 출력 전압을 갖는 출력단(c)을 구비한 제 1 셀(34)과,

플립플롭(12) 및 로직 회로(32, 33)를 포함하는 제 2 셀(35)을 포함하되,

상기 로직 회로는 상기 플립플롭(12)의 출력단(Q2)에 접속된 제 1 입력단(a'), 상기 제 1 셀(34)의 상기 출력단(c)에 접속된 제 2 입력단(b') 및 상기 제 2 셀의 상기 출력단에 대응하는 출력단(c')을 구비하며, 상기 회로가 동작 모드일 때, 상기 출력단(c')에서 상기 제 1 셀(34)의 출력 전압의 함수로서 전압을 제공할 수 있는

집적 회로.