DE60315289T2

DE60315289T2 - Zelle mit festgelegter ausgabespannung für eine integrierte schaltung

Info

Publication number: DE60315289T2
Application number: DE60315289T
Authority: DE
Inventors: Patrick Da Silva; Laurent Souef
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2002-05-22
Filing date: 2003-05-15
Publication date: 2008-05-08
Anticipated expiration: 2023-05-16
Also published as: ATE368866T1; WO2003098244A1; EP1509778B1; CN1656385A; US20050180196A1; JP2005526429A; DE60315289D1; US7688103B2; US20090051385A1; CN100414314C; AU2003230145A1; FR2840074A1; EP1509778A1; US7459928B2; KR20050007548A

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet der testbaren integrierten Schaltungen, in welchen bestimmte Punkte mit Masse oder einer festen Spannung verbunden werden, wenn sich die Schaltung in dem Betriebsmodus befindet.
Hintergrund der Erfindung
In den meisten integrierten Schaltungen müssen bestimmte Punkte der Schaltung auf einer festen Spannung verbleiben, wenn die Schaltung in Betrieb ist. Bestimmte Punkte der Schaltung werden beispielsweise oft mit "Masse" oder "VDD" verbunden, was bedeutet, dass diese Punkte beispielsweise jeweils eine Spannung von 0 oder 5 Volt aufweisen. Derartige Punkte sind nachteilig aufgrund ihrer Empfindlichkeit in Bezug auf elektrostatische Entladungen, durch welche die integrierte Schaltung beschädigt werden kann. Ferner können derartige Punkte nicht getestet werden, da sie eine feste Spannung aufweisen, selbst wenn sich die Schaltung in einem Testmodus befindet. Somit wird nachteilig bewirkt, dass ein Testabdeckverhältnis während eines Testschrittes der integrierten Schaltung verringert wird.
Um diese Nachteile zu beheben, werden die Punkte durch Zellen ersetzt, welche eine feste Ausgangsspannung liefern, wenn die integrierte Schaltung sich in dem Betriebsmodus befindet. Diese Zellen weisen Flip-Flops auf, welche mit einer Testkette während eines Testschrittes integriert werden können. Wenn die Schaltung sich in dem Testmodus befindet, ist es möglich, dass die Ausgangsspannung dieser Zelle variiert. Somit können durch diese Zellen die Punkte, welche eine feste Spannung in dem Betriebsmodus aufweisen, in dem Testmodus getestet werden. Somit kann das Testabdeckverhältnis vergrößert werden. Ferner sind derartige Flip-Flops nicht empfindlich in Bezug auf elektrostatische Entladungen. Dies reduziert das Risiko einer Beschädigung der integrierten Schaltung durch diese Entladungen.
Beispiele für derartige Zellen können beispielsweise in US 4,870,345 und in WO 02/29422 gefunden werden, wo ein Ausgang eines Flip-Flops mit dem Eingang eines AND-Gates gekoppelt ist, wobei der andere Eingang des AND-Gates mit einem Steuersignal gekoppelt ist, welches einen logischen niedrigen Pegel in dem Betriebsmodus der Schaltung darstellt, welche diese Zellen aufweist. Ein weiteres Beispiel kann in US 6,119,256 gefunden werden, wo ein Flip-Flop einen ersten Eingang, welcher mit einer festen Logikwertquelle gekoppelt ist, und einen zweiten Eingang zum Empfangen von Testdaten aufweist, mit welchem der erste Eingang in dem Betriebsmodus ausgewählt wird und der zweite Ausgang wird in dem Testmodus der integrierten Schaltung von US 6,119,256 ausgewählt.
Die Zelle, welche von dem Anmelder unter CMOS18 vermarktet wird, stellt ein weiteres Beispiel einer derartigen Zelle dar. Diese Zelle weist einen Flip-Flop auf, welcher zwei Ausgänge aufweist und durch einen Takt aktiviert wird. Dieser Flip-Flop empfängt ein Signal, welches anzeigt, ob die Schaltung sich in dem Testmodus oder in dem Betriebsmodus befindet. In dem Betriebsmodus weist, wenn der Takt aktiviert ist, einer der Eingänge des Flip-Flops eine feste positive Spannung und der andere Ausgang eine Nullspannung auf. Wenn einer der beiden Ausgänge dieses Flip-Flops als Ausgang der Zelle verwendet wird, kann diese Zelle Masse oder die Spannung VDD bei bestimmten Punkten der integrierten Schaltung ersetzen.
Ein Nachteil einer derartigen Zelle besteht darin, dass zum Erhalten einer festen Spannung in dem Betriebsmodus die Zelle konstant durch ein Taktsignal aktiviert wird, während sich die Schaltung in dem Betriebsmodus befindet. Dies führt zu einem erheblichen Stromverbrauch. Bei bestimmten Anwendungen ist der Stromverbrauch kritisch. Dies ist insbesondere der Fall bei tragbaren Anwendungen, welche von einer Batterie betrieben werden, wie beispielsweise ein tragbares Telefon.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der vorliegenden Erfindung, den Stromverbrauch in einer integrierten Schaltung zu senken.
Diese Aufgabe wird gemäß einer ersten Aufgabe der Erfindung bezogen auf die integrierte Schaltung erreicht, welche eine Zelle aufweist, welche einen Ausgang mit einer festen Ausgangsspannung aufweist, wenn sich die integrierte Schaltung in dem Betriebsmodus befindet, wobei die Zelle ein Flip-Flop und Mittel zum Setzen der Ausgangsspannung aufweist, wenn sich die Schaltung in dem Betriebsmodus befindet, wobei das Mittel durch ein Steuersignal gesteuert wird, welches von einem Modussignal abhängt, welches anzeigt, ob die Schaltung sich in dem Betriebsmodus oder in dem Testmodus befindet.
Die vorliegende Erfindung profitiert von der Tatsache, dass das Flip-Flop gemäß dem Stand der Technik in dem Betriebsmodus keine sequenzielle Rolle spielt. In dem Testmodus jedoch spielt das Flip-Flop eine sequenzielle Rolle, da es mit dem Schieberegister integriert ist. Somit kann der Takt nicht beseitigt werden, wenn sich die Schaltung in dem Testmodus befindet, aber der Takt kann beseitigt werden, wenn sich die Schaltung in dem Betriebsmodus befindet. Das Flip-Flop spielt dann keine sequenzielle Rolle.
Gemäß der Erfindung muss der Takt für das Flip-Flop nicht aktiviert sein, wenn sich die integrierte Schaltung in dem Betriebsmodus befindet, da die Ausgangsspannung dann durch das Steuersignal gesteuert wird, welches unabhängig von dem Takt ist. Das Steuersignal kann beispielsweise das Modussignal darstellen. Dies ist fest, wenn sich die Schaltung in dem Betriebsmodus befindet. Die Ausgangsspannung ist fest, wenn sich die Schaltung in dem Betriebsmodus befindet.
Da der Takt nicht für das Flip-Flop aktiviert ist, wird der Energieverbrauch einer Zelle reduziert, wenn sich die Schaltung in dem Betriebsmodus befindet. Somit kann der Energieverbrauch der integrierten Schaltung reduziert werden.
In einem ersten Ausführungsbeispiel der ersten Aufgabe der Erfindung ist das Flip-Flop ein D-Typ-Flip-Flop mit einem Eingang, welcher an einen Ausgang gekoppelt ist, und eine asynchrone Rücksetz-auf-Null Mittel oder einem asynchronen Setz-auf-Eins Mittel aufweist, welches durch das Steuersignal gesteuert wird. Der Ausgang des Flip-Flops entspricht dem Ausgang der Zelle.
Gemäß diesem Ausführungsbeispiel ist das Steuersignal ein Initialisierungssignal. Dieses Initialisierungssignal erlaubt, wenn der Flip-Flop asynchrone Rücksetz-auf-Null Mittel aufweist, dass die Ausgangsspannung auf null geht. Wenn die Schaltung in den Betriebsmodus übergeht, wird dieses Initialisierungssignal an das Flip-Flop gesendet. Das Senden des Signals kann durch einen Prozessor befohlen werden, welcher die Änderungen der Schaltung von einem Testmodus in einen Betriebsmodus handhabt. Somit wird das Initialisierungssignal gesendet, wenn das Modussignal variiert. Das Initialisierungssignal hängt von dem Modussignal ab. Der Ausdruck "das Steuersignal hängt von dem Modussignal ab" wird derart verstanden, dass das Steuersignal dem Modussignal entsprechen kann oder von dem Modussignal beispielsweise mittels eines Prozessors abgeleitet werden kann.
Wenn das Rücksetz-auf-Null Mittel des Flip-Flops das Initialisierungssignal empfängt, dann geht der Ausgang des Flip-Flops auf eine Nullspannung. Solange sich die Schaltung in dem Betriebsmodus befindet, wie nachfolgend beschrieben wird, bleibt der Ausgang des Flip-Flops auf null. Dies ist unabhängig von dem Takt, welcher das Flip-Flop empfängt. Wenn die Schaltung sich somit in einem Betriebsmodus befindet, dann kann der Takt am Pegel des Flip-Flops deaktiviert werden. Wenn gewünscht ist, dass die Spannung VDD an dem Ausgang der Zelle erhalten wird, dann wird ein asynchrones Flip-Flop mit Setz-auf-Eins Mitteln verwendet.
Kurzbeschreibung der Zeichnungen
Diese und andere Aspekte der Erfindung werden durch ein nicht begrenzendes Beispiel unter Bezugnahme auf die nachfolgend beschriebenen Ausführungsbeispiele erläutert.
In den Zeichnungen zeigt:
1 ein Blockdiagramm zur Veranschaulichung einer integrierten Schaltung gemäß einem ersten Ausführungsbeispiel der ersten Aufgabe der Erfindung;
2 ein Blockdiagramm zur Veranschaulichung eines weiteren Aufbaus der integrierten Schaltung von 1.
Beschreibung der bevorzugten Ausführungsbeispiele
1 veranschaulicht eine integrierte Schaltung gemäß einem ersten Ausführungsbeispiel der ersten Aufgabe der Erfindung. Eine derartige Schaltung weist einen Block 10, welcher wichtige Elemente der integrierten Schaltung aufweist, einen ersten Flip-Flop 11 und einen zweiten Flip-Flop 12 auf. Jeder Flip-Flop weist einen Betriebseingang (D1, D2), einen Testeingang (DT1, DT2), einen Moduseingang (T1, T2), einen Takteingang (CLK1, CLK2) und einen Ausgang (Q1, Q2) auf, welcher mit dem Betriebseingang (D1, D2) verbunden ist. Ein Taktsignal 13 erlaubt eine Aktivierung der Takteingänge (CLK1, CLK2) und ein Modussignal 15 erlaubt eine Steuerung der Moduseingänge (T1, T2). Der Testeingang DT1 des ersten Flip-Flops 11 dient dem Empfang eines ersten Testsignals 16 und der Testeingang DT2 des zweiten Flip-Flops 12 dient dem Empfang eines zweiten Testsignals 17. Das erste Flip-Flop 11 weist asynchrone Rücksetz-auf-Null Mittel R und das zweite Flip-Flop 12 weist asynchrone Setz-auf-Eins Mittel S auf. Ein Initialisierungssignal 14 erlaubt eine Steuerung dieser asynchronen Rücksetz-auf-Null Mittel R und Setz-auf-Eins Mittel S. Das erste Flip-Flop 10 und seine asynchronen Rücksetz-auf-Null Mittel R stellen eine erste Zelle 18 dar. Das zweite Flip-Flop 12 und seine asynchronen Setz-auf-Eins Mittel S stellen eine zweite Zelle 19 dar.
In der nachfolgenden Beschreibung werden verschiedene Signale als logische Signale angesehen. Ein "Logik 0" entspricht einer Nullspannung und eine "Logik 1" entspricht einer Spannung beispielsweise von VDD.
Der Block 10 kann in eine kombinatorische Logik mit Logikschaltungen und Flip-Flops unterteilt werden, welche eine Testkette ausbilden, wenn sich die Schaltung in dem Testmodus befindet. Wenn sich die Schaltung in dem Testmodus befindet, dann wird das erste Flip-Flop 11 und das zweite Flip-Flop 12 mit dieser Testkette integriert. Der Test besteht darin, die Eingänge der kombinatorischen Logik zu stellen und die Flip-Flops zu ändern sowie eine Observierung der Ausgänge der kombinatorischen Logik und des Flip-Flops, welche aus einer Variation der Eingänge resultiert. Derartige Testtechniken sind beispielsweise in US 5,574,853 beschrieben, welches am 3. Januar 1994 angemeldet worden ist.
Es sei darauf hingewiesen, dass eine Aufgabe bei dem Test darin besteht zu verifizieren, ob Punkte der Schaltung auf einer bestimmten Spannung aufgrund der Default-Einstellungen während der Herstellung der integrierten Schaltung "festkleben". Um eine saubere Testbarkeit der Schaltung zu erreichen, muss es möglich sein, die Spannung aller Punkte der Schaltung zu variieren, wenn sich die Schaltung in dem Testmodus befindet. Somit werden verschiedene Testvektoren an den Eingängen der kombinatorischen Logik und der Flip-Flops angelegt, damit alle Punkte in der Schaltung variiert werden. Wenn ein Punkt den Wert 0 aufweist, während er den Wert 1 aufgrund eines Anlegens des Testvektors aufweisen sollte, dann wird davon ausgegangen, dass dieser Punkt der Schaltung auf "0 festhängt bzw. festklebt".
Wenn die integrierte Schaltung von 1 sich in dem Testmodus befindet, dann weist das Modussignal 15 einen Wert 1 auf. Der Effekt besteht darin, dass die Ausgänge Q1 und Q2 der Flip-Flops die Werte der Testeingänge DT1 und DT2 einer steigenden Flanke des Taktsignals 13 kopieren. Durch Senden von verschiedenen ersten Testsignalen 16 und verschiedenen zweiten Testsignalen 17 an die Testeingänge DT1 und DT2 können die Ausgänge Q1 und Q2 der Flip-Flops 11 und 12 variiert werden, um diese zu testen. Wenn die integrierte Schaltung sich somit in dem Testmodus befindet, dann ist der Betrieb der Flip-Flops 11 und 12 identisch mit dem Betrieb der Zelle CMOS18 gemäß dem Stand der Technik.
Wenn sich die integrierte Schaltung von 1 in dem Betriebsmodus befindet, dann ist der Wert des Modussignals 15 gleich 0. Der Effekt hiervon besteht darin, dass die Ausgänge Q1 und Q2 der Flip-Flops die Werte der Betriebseingänge D1 und D2 bei steigenden Flanken des Taktsignals 13 kopieren.
Nun wird der erste Flip-Flop 11 betrachtet. Wenn sich die Schaltung in den Betriebsmodus ändert, dann wird das Initialisierungssignal 14 an das asynchrone Rücksetz-auf-Null Mittel R übermittelt. Dieses Initialisierungssignal 14 kann beispielsweise einen Schlitz bzw. Slot darstellen, dessen Effekt darin besteht, dass das asynchrone Rücksetz-auf-Null Mittel getriggert wird. Das Initialisierungssignal 14 ist somit abhängig von dem Modussignal, da ein derartiger Schlitz bzw. Slot erzeugt wird, wenn das Modussignal variiert. Das Initialisierungssignal 14 kann beispielsweise von dem Modussignal mittels einer Schaltung abgeleitet werden, welche das Modussignal als Eingang aufweist und welches dazu in der Lage ist, einen Schlitz bzw. Slot zu liefern, wenn sein Eingang eine fallende Flanke aufweist. Das Initialisierungssignal 14 kann somit durch eine Schaltung mit einem Speicher zum Speichern von Zuständen erzeugt werden, bei denen die Schaltung in den Betriebsmodus wechselt. Wenn dies erfolgt, dann erzeugt die Schaltung das Initialisierungssignal 14. Zu diesem Zeitpunkt wechselt das Modussignal von 1 auf 0. Das Initialisierungssignal ist tatsächlich abhängig von dem Modussignal.
Wenn das asynchrone Rücksetz-auf-Null Mittel R durch das Initialisierungssignal 14 getriggert wird, besteht der Effekt darin, dass der Ausgang Q1 auf 0 geändert wird. Der Betriebseingang D1, welcher mit dem Ausgang Q1 verbunden ist, ändert sich ebenfalls auf 0. Wenn das Taktsignal 13 somit eine steigende Flanke aufweist, bleibt der Ausgang Q1 0, da es den Betriebseingang D1 kopiert. Wenn das Taktsignal 13 keine steigende Flanke aufweist, bleibt der Ausgang Q1 ebenfalls 0. Wenn das Signal sich somit in dem Betriebsmodus befindet, bleibt der Ausgang Q des ersten Flip-Flops 11 immer 0 und ist somit unabhängig von dem Taktsignal. Es ist somit möglich, das Taktsignal 13 bei dem Pegel des Takteingangs CLK1 abzuleiten, wenn die Schaltung sich in dem Betriebsmodus befindet. Dies erlaubt somit eine Reduzierung des Energieverbrauchs des ersten Flip-Flops 11.
Der Ausgang Q1 des ersten Flip-Flops 11 bleibt auf 0, wenn die Schaltung in dem Betriebsmodus verbleibt. Dieser Ausgang Q kann Masse an den Punkten der Schaltung ersetzen, welche mit Masse zu verbinden sind. Somit weist die erste Zelle 18 dieselben Funktionen wie die Zelle CMOS18 gemäß dem Stand der Technik jedoch mit einem niedrigen Stromverbrauch auf.
Eine ähnliche Argumentation wird hinsichtlich des zweiten Flip-Flops angewendet. Wenn das asynchrone Setz-auf-Eins Mittel S durch das Initialisierungssignal 14 getriggert wird, dann bewirkt dies, dass der Ausgang Q2 sich auf 1 ändert. Dies erfolgt, wenn die Schaltung in den Betriebsmodus geändert wird. Der Ausgang der zweiten Zelle Q2 verbleibt auf dem Wert 1, solange die Schaltung sich in dem Betriebsmodus unabhängig von dem Taktsignal 13 befindet. Es ist somit möglich, das Taktsignal 13 an dem Pegel des Takteingangs CLK abzuleiten, wenn sich die Schaltung in dem Betriebsmodus befindet.
Der Ausgang Q2 des zweiten Flip-Flops 12 kann somit die Spannung VDD an den Punkten der Schaltung ersetzen, welche mit VDD verbunden werden müssen. Somit weist die zweite Zelle 19 die gleichen Funktionalitäten wie die Zelle CMOS18 gemäß dem Stand der Technik, jedoch mit einem niedrigeren Stromverbrauch auf.
2 zeigt einen weiteren Aufbau, welcher in einer derartigen Schaltung verwendet werden kann. In diesem Aufbau weist der zweite Flip-Flop (wie der erste Flip-Flop) asynchrone Rücksetz-auf-Null Mittel R auf. Der zweite Flip-Flop weist einen ersten Ausgang Q2 und einen zweiten Ausgang QN2 auf, welcher komplementär zu dem ersten ist, d.h. wenn der erste Ausgang Q2 den Wert 0 aufweist, dann weist der zweite Ausgang QN2 einen Wert von 1 auf und umgekehrt.
Durch Anwendung einer ähnlichen Argumentation bezüglich der Beschreibung von 1 ist offensichtlich, dass der zweite Ausgang QN2 des zweiten Flip-Flops den Wert 1 aufweist, wenn sich die Schaltung in dem Betriebsmodus befindet. Indem der Ausgang QN2 des zweiten Flip-Flops 12 als Ausgang der zweiten Zelle 19 verwendet wird, kann der Ausgang der zweiten Zelle 19 die Spannung VDD an den Punkten der Schaltung ersetzen, welche mit VDD verbunden werden müssen. Somit weist die zweite Zelle 19 dieselben Funktionalitäten wie die Zelle CMOS18 gemäß dem Stand der Technik, jedoch mit einem geringeren Stromverbrauch auf.
Andere Ausgestaltungen sind möglich zur Implementierung der Erfindung. Beispielsweise kann zum Ersetzen von Masse ein Ausgang QN eines Flip-Flops mit asynchronen Setz-auf-Eins Mitteln verwendet werden.

Claims

Integrierte Schaltung, mit einer Zelle (18), welche einen Ausgang mit einer festen Ausgangsspannung aufweist, wenn sich die integrierte Schaltung in der Betriebs-Betriebsart befindet, wobei die Zelle einen Flipflop (11) und Mittel (R) zum Setzen der Ausgangsspannung aufweist, wenn sich die Schaltung in der Betriebs-Betriebsart befindet, wobei das Mittel durch ein Steuersignal (14, 15) gesteuert wird, welches von einem Betriebsartsignal (15) abhängt, welches anzeigt, ob sich die Schaltung in der Betriebs-Betriebsart oder in der Test-Betriebsart befindet, dadurch gekennzeichnet, dass der Flipflop ein D-Typ Flipflop mit einem asynchronen Rücksetz-auf-Null-Mittel (R) oder einem asynchronen Setz-auf-Eins-Mittel (S) darstellt, welches durch das Steuersignal (14) gesteuert wird, wobei ein Ausgang des Flipflops (Q1, QN) den Ausgang der Zelle (18, 19) darstellt.
Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Ausgang (Q1) des Flipflops mit einem Eingang (D1) des Flipflops verbunden ist.
Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Flipflop einen zweiten Ausgang (Q2) aufweist, welcher mit einem Eingang des Flipflops verbunden ist.