DE19519794C2

DE19519794C2 - Halteschaltung

Info

Publication number: DE19519794C2
Application number: DE19519794A
Authority: DE
Inventors: Fumiki Sato; Kouichi Fujita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-11-07
Filing date: 1995-05-30
Publication date: 2000-10-05
Anticipated expiration: 2015-05-31
Also published as: KR0159214B1; JPH08139572A; KR960019991A; US5568077A; DE19519794A1; TW276374B

Description

Die vorliegende Erfindung bezieht sich auf eine Halteschaltung, insbesondere beschäftigt sie sich mit einer Halteschaltung, wie sie als Baukomponente, z. B. als in einem Halbleitersubstrat integrierten Datenprozessor, verwendet wird.

Für die Verbindung zwischen einem Register zum Halten von Daten einer Halteschaltung, um den In halt der Register zeitweilig zu halten bzw. zu speichern, einer arithmetischen Einheit usw., in einem Halbleitersubstrat inte grierten Datenprozessor, werden häufig Anordnungen mit zwei Sig nalleitungen für positive Logik und negative Logik in einem Sig nal angenommen, um die Schaltung zu vereinfachen.

Fig. 1 ist ein schematisches Blockdiagramm, welches einen Zu stand zeigt, in dem das Register, die Halteschaltung, die arith metische Einheit usw. mit zwei Signalleitungen für positive Logik und negative Logik verbunden sind. Diese Anordnung ist dieselbe wie die der vorliegenden Erfindung, welche später beschrieben wird.

In Fig. 1 bezeichnet Bezugszeichen 1 ein Register. Bezugszeichen 2 bezeichnet eine Halteschaltung, welche ein Ausgabesignal des Registers 1 zeitweilig hält. Bezugszeichen 3 bezeichnet eine arithmetische Einheit, welche eine Ausgabe der Halteschaltung 2 und des anderen Signals, welches nicht gezeigt ist, als Eingabe annimmt, um so eine arithmetische Operation auszuführen. Eine Ausgabe des Operationsergebnisses durch die arithmetische Ein heit 3 wird ins Register 1 zurückgeführt und dort gespeichert.

Die Bezugszeichen 4a, 4b zeigen jeweils eine X-Signalleitung für positive Logik und eine /X-Signalleitung für negative Logik zur Übertragung des Inhalts des Registers 1 als ein Signal X zur Halteschaltung 2. Die Bezugszeichen 5a, 5b zeigen jeweils eine Q-Signalleitung für positive Logik und eine /Q-Signalleitung für negative Logik zur Übertragung einer Aus gabe der Halteschaltung 2 als ein Signal Q zur arithmetischen Einheit 3. Die Bezugszeichen 6a, 6b zeigen jeweils eine S-Sig nalleitung für positive Logik und eine /S-Signalleitung für negative Logik zur Übertragung einer Ausgabe der arithmetischen Einheit 3 als ein Signal S zum Register 1.

Die X-Signalleitung 4a ist für positive Logik und die /X-Signal leitung 4b für negative Logik bestimmt. Dies bedeutet, daß der Wert des Signals X "1" ist, wenn die X-Signalleitung 4a eine logische "1" und die /X-Signalleitung 4b eine logische "0" auf weisen, und der Wert des Signals X ist "0", wenn die X-Signal leitung 4a eine logische "0" und die /X-Signalleitung 4b eine logische "1" aufweisen.

Ebenso ist die Q-Signalleitung 5a für positive Logik und die /Q-Signalleitung 5b für negative Logik bestimmt. Dies bedeutet, daß ein Wert des Signals Q "1" ist, wenn die Q-Signalleitung 5a eine logische "1" und die /Q-Signalleitung 5b eine logische "0" aufweisen und daß der Wert des Signals Q "0" ist, wenn die Q-Signalleitung 5a eine logische "0" und die /Q-Signalleitung 5b eine logische "1" aufweisen.

Des weiteren, ist die S-Signalleitung 6a für positive Logik und die /S-Signalleitung 6b ist für negativer Logik bestimmt. Dies bedeutet, daß ein Wert des Signals S "1" ist, wenn die S-Signal leitung 6a eine logische "1" und die /S-Signalleitung 6b eine logische "0" aufweisen, und daß der Wert des Signals S "0" ist, wenn die S-Signalleitung 6a eine logische "0" und die /S-Signal leitung 6b eine logische "1" aufweisen.

Fig. 2 stellt ein zur Erläuterung des Hintergrundes der Erfindung dienendes Schaltbild dar, welches eine Anordung eines Abschnitts zeigt, welcher 1 Bit des Registers 1, der Halteschaltung 2, der X-Signalleitung 4a, der /X-Signalleitung 4b, der Q-Signalleitung 5a und der /Q-Signal leitung 5b, wie dies in Fig. 1 gezeigt ist, entspricht. Das heißt, die in Fig. 1 gezeigte anwendbare Schaltung wird dadurch realisiert, daß die in Fig. 2 gezeigte Schaltungsanordnung pa rallel, der Anzahl der erforderlichen Bits entsprechend ange ordnet wird.

In Fig. 2, bezeichnen die Bezugszeichen 1a, 1b Inverter, deren jeweilige Ausgänge und Eingänge miteinander verbunden sind. Die Bezugszeichen 1c, 1d bezeichnen N-Typ FETs. Eine Sourceelektrode N-Typ FET 1c ist an den Ausgang des Inverters 1a und den Eingang des Inverters 1b angeschlossen, und eine Sourceelektrode des N-Typ FET 1d ist an einen Eingang des Inverters 1a und einen Ausgang des Inverters 1b angeschlossen. Ein Abschnitt, der 1 Bit des in Fig. 1 gezeigten Registers 1, entspricht, ist aus den Invertern 1a, 1b und den N-Typ FETs 1c, 1d zusammengesetzt.

Die Bezugszeichen 2a, 2b bezeichnen NAND Gatter, bei welchen die jeweiligen Ausgänge und die ersten Eingänge verbunden sind um ein Flip-Flop 50 zu bilden. Die Bezugszeichen 2c, 2d, 2e und 2f bezeichnen jeweils P-Typ FETs, deren Sourceelektroden an eine Sourcespannung Vcc angeschlossen sind.

Die Bezugszeichen 2g, 2h bezeichnen N-Typ FETs. Die Drainelek troden der P-Typ FETs 2c, 2e und des N-Typ FET 2g sind mitein ander verbunden, und sind weiterhin mit einer Gateelektrode des P-Typ FET 2f und einem zweiten Eingang des NAND Gatters 2a ver bunden. Die Drainelektroden der P-Typ FETs 2d, 2f und des N-Typ FET 2h sind miteinander verbunden und sind weiterhin mit einer Gateelektrode des P-Typ FET 2e und einem zweiten Eingang des NAND Gatters 2b verbunden. Ein Abschnitt, der 1 Bit der in Fig. 1 gezeigten Halteschaltung 2, entspricht, ist aus den NAND Gattern 2a, 2b, den P-Typ FETs 2c, 2d, 2e, 2f und den N-Typ FETs 2g, 2h zusammengesetzt.

Die Bezugszeichen 7a, 7b bezeichnen P-Typ FETs, deren Source elektroden an die Sourcespannung Vcc angeschlossen sind.

Eine Drainelektrode des N-Typ FET 1c, eine Sourceelektrode des N-Typ FET 2g und eine Drainelektrode des P-Typ FET 7a sind mit der X-Signalleitung 4a verbunden. Eine Drainelektrode des N-Typ FET 1d, eine Sourceelektrode des N-FET 2h und eine Drainelek trode des P-Typ FET 7b sind mit der /X-Signalleitung 4b verbun den. Ein Ausgang des NAND Gatters 2a ist mit der /Q-Signallei tung 5b verbunden und ein Ausgang des NAND-Gatters 2b ist mit der Q-Signalleitung 5a verbunden.

Die Bezugszeichen 8, 9 und 10 bezeichnen jeweils eine RD Steuer signalleitung, eine /HLD Steuersignalleitung und eine /PCH Steuersignalleitung. Die RD Steuersignalleitung 8 bildet die Signalleitung für ein Signal RD um einen Wert aus dem Register 1 auszulesen und ist mit den Gateelektroden der N-Typ FETs 1c, 1d verbunden. Die /HLD Steuersignalleitung 9 bildet die Signallei tung eines Signals /HLD um die Halteschaltung 2 einen Wert halten zu lassen, und ist mit den Gateelektroden der P-Typ FETs 2c, 2d und N-Typ FETs 2g, 2h verbunden. Die /PCH Steuersignal leitung 10 bildet die Signalleitung eines Signals /PCH zum Vor laden der Q-Signalleitung 5a und der /Q-Signalleitung 5b, und ist mit den Gateelektroden der P-Typ FETs 7a, 7b verbunden.

Als nächstes wird der Betrieb der wie oben erwähnten und in Fig. 2 gezeigten herkömmlichen Halteschaltung und des Registers mit Bezug auf ein Wellenformdiagramm der Fig. 3 beschrieben, welches die Variationen einer Spannung VX der X-Signalleitung 4a und einer Spannung V/X der /X-Signalleitung 4b zeigt.

In dem Zustand vor der Übertragung der Daten zur Halteschaltung 2 von dem Register 1, welches aus den Invertern 1a, 1b und den N-Typ FETs 1c, 1d besteht, befinden sich die RD-Steuersignallei tung 8, die /HLD Signalleitung 9 und die /PCH Signalleitung 10 alle auf logisch "0". Zu diesem Zeitpunkt befinden sich die N-Typ FETs 1c, 1d in dem nicht-leitenden Zustand, weil sich die RD Steuersignalleitung 8 auf logisch "0" befindet. Und demzu folge sind die Inverter 1a, 1b von der X-Signalleitung 4a und der /X-Signalleitung 4b abgeschnitten.

Die P-Typ FETs, 7a, 7b befinden sich im Leitungszustand, da sich die /PCH Steuersignalleitung 10 auf logisch "0" befindet. Und daher, ist sowohl die X-Signalleitung 4a als auch die /X- Signalleitung 4b auf logisch "1" vorgeladen.

Die P-Typ FET 2c, 2d befinden sich im Leitungszustand und die N-Typ FETs 2g, 2h befinden sich im nicht-leitenden Zustand, da sich die /HLD Steuersignalleitung 9 auf logisch "0" befindet. Deshalb hält, da logisch "1" an den zweiten Eingängen der NAND Gatter 2a, 2b anliegt, das aus den NAND Gattern 2a, 2b zusammen gesetzte Flip-Flop 50, den Wert, den es zu diesem Zeitpunkt auf weist. Die P-Typ 2e, 2f befinden sich im Nichtleitungszustand, da logisch "1" an ihren jeweiligen Gateelektroden anliegt.

Der Inhalt des Registers 1 wird zur Halteschaltung 2 übertragen in dem die RD Steuersignalleitung 8, die /HLD Steuersignallei tung 9 und die /PCH Steuersignalleitung 10 auf logisch "1" ge setzt werden. Hierbei sei der Wert des Inhalts des Registers 1 als "1" angenommen. Mit anderen Worten, es sei angenommen, daß der Inverter 1a eine logische "1" ausgibt und der Inverter 1b eine logische "0".

Die N-Typ FETs 1c, 1d befinden sich im Leitungszustand, da sich die RD-Steuersignalleitung 8 auf logisch "1" befindet. Deshalb wird elektrische Ladung an der /X-Signalleitung 4b, welche schon zu logischen "1" vorgeladen wurde, über den N-Typ FET 1d, durch den N-Typ FET des Inverters 1b, welcher logisch "0" ausgibt, entladen. Und demzufolge sinkt die Spannung V/X der /X-Signalleitung 4b allmählich von der Spannung Vcc. Während dessen wird die X-Signalleitung 4a weiter auf logisch "1" ge halten, da die elektrische Ladung an der X-Signalleitung 4a, welche schon zu logisch "1" vorgeladen ist, nicht entladen wird.

Wenn eine Höhe des Abfalls der Spannung VX der /X-Signalleitung 4b größer als die Differenz zwischen der Sourcespannung Vcc und einer Schwellenspannung eines N-Typ FET wird, wird der N-Typ FET 2h leitend. Dadurch beginnt elektrische Ladung von einer Signal leitung, welche mit dem zweiten Eingang des NAND Gatters 2b ver bunden ist, zur /X-Signalleitung 4b abzufließen. Dabei beginnt die Spannung am zweiten Eingang des NAND Gatters 2b zu sinken und wird letztendlich niedriger als eine Schwellenspannung V_TH des NAND Gatters 2b. Zu diesem Zeitpunkt, oder an einem Ent scheidungspunkt gelangt das NAND Gatter 2b in den Zustand bei dem logisch "1" an die Q-Signalleitung 5a ausgegeben wird.

Wenn eine Höhe des Abfalls der Spannung der Signalleitung, die mit dem zweiten Eingang des NAND Gatters 2b verbunden ist, grö ßer als eine Differenz zwischen der Sourcespannung Vcc und einer Schwellenspannung des P-Typ FET wird, gerät der P-Typ FET 2e in den Leitungszustand. Dadurch wird die Signalleitung, die mit dem zweiten Eingang des NAND Gatters 2a verbunden ist davor bewahrt, von hoher Impedanz zu werden.

Während des Haltens der X-Signalleitung 4a auf logisch "1" wird ein Ausgang des NAND Gatters 2a zu logisch "0", da die logisch "1" weiterhin am zweiten Eingang des NAND Gatters 2a anliegt. Dadurch ist der Datenübertrag zum Einrastschaltkreis 2 von Re gister 1 abgeschlossen, da die Q-Signalleitung 5a logisch "1" wird und die /Q-Signalleitung 5b logisch "0".

Bei einem solchen Vorgang in einer in einem Halbleitersubstrat integrierten Halteschaltung beginnt die Eingangsspannung am zweiten Eingang des NAND Gatters 2a oder des NAND Gatters 2b, welche das interne Flip-Flop 50 bilden, zu dem Zeitpunkt zu sinken, wenn eine Höhe des Abfalls der Spannung VX der X-Signalleitung 4a oder der Spannung V/X der /X-Signallei tung 4b größer als die Differenz zwischen der Sourcespannung Vcc und der Schwellenspannung des N-Typ FET wird. Die Ausgabe des NAND Gatters 2a oder des NAND Gatters 2b, welche das Flip- Flop 50 bilden, entspricht nach dem Zeitpunkt einem gewünschten Zustand, an dem die Spannung VX der X-Signalleitung 4a oder der Spannung V/X der /X-Signalleitung 4b sinkt und kleiner als die Schwellenspannung des NAND Gates 2a oder des NAND Gates 2b wird.

Die Abfallgeschwindigkeit der Spannung VX der X-Signalleitung 4a oder der Spannung V/X der /X-Signalleitung 4b ist durch eine parasitäre Kapazität der X-Signalleitung 4a und der /X-Signal leitung 4b und durch eine Ansteuerbarkeit des N-Typ FET 1c und des N-Typ FET des Inverters 1a oder des N-Typ FET 1d und des N-Typ FET des Inverters 1b, welche das Register bilden, bestimmt.

In einem Datenprozessor, obwohl es hier viele Abschnitte gibt, die in einer Weise konstruiert sind, um das Register zum Halten der Daten, die Halteschaltung zum zeitweiligen Halten der Daten und die arithmetischen Einheit zu verbinden, und insbeson dere in dem Abschnitt wie z. B. einem Datenweg, in welchem eine Anzahl von Registern angeordnet sind, ist die oben genannte parasitäre Kapazität sehr groß, und es gibt vom Gesichtspunkt der Kosten aus einen Grenzwert der Steigerung der Ansteuerbarkeit des N-Typ FET, der das Register bildet und des N-Typ FET des Inverters, und demzufolge ist die Entwicklung des Hochgeschwin digkeitsdatenprozessors stark beschränkt.

Aus Tietze, Schenk: Halbleiter-Schaltungstechnik, korrigierter Nachdruck der 3. Auflage, Springer-Verlag, 1976, Kap. 17.4.3 und 17.4.5 (S. 513-525) ist eine Halteschaltung bekannt, die ein steuerbares Master-Slave-Flip-Flop mit Vorbereitungseingängen als erste und zweite Signalleitung aufweist.

Es ist Aufgabe der vorliegenden Erfindung, eine schnelle Hal teschaltung vorzusehen, deren Schaltzeiten nicht durch parasi täre Kapazitäten der Signalleitungen begrenzt sind.

Diese Aufgabe wird gelöst durch eine Halteschaltung mit den Merkmalen des Patentanspruches 1.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

In der Halteschaltung wird, wenn das Signal, welches gehalten werden soll, gegeben ist, eine Eingabe an das Flip-Flop von der Verstärkereinrich tung mit Nachdruck auf eine Spannung gesteuert, die nahe der Schwellenspannung der logischen Gatter, welche das Flip-Flop bilden, liegt.

Desweiteren kann, in der Halteschaltung aus einer Mehrzahl von Eingängen durch die Eingangsauswähleinrichtung einer ausgewählt werden und an die Verstärkungseinrichtung angelegt werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild, welches einen Zustand für den Fall zeigt, daß ein Register, eine Halteschal tung und eine arithmetische Einheit mit zwei Signal leitungen für positive Logik und negative Logik in einem allgemeinen Datenprozessor verbunden sind;

Fig. 2 ein zur Erläuterung des Hintergrundes der Erfindung dienendes Schaltbild, welches ein Anordnungsbeispiel eines Abschnitts, der 1 Bit eines Halteschalt kreis entspricht, zusammen mit einem Anordnungsbeispiel eines Abschnitts, der 1 Bit eines Registers entspricht, zeigt;

Fig. 3 ein Wellenformdiagramm zur Erklärung des Betriebs der Halteschalteschaltung von Fig. 3;

Fig. 4 ein Schaltbild, welches ein Anordnungsbeispiel eines Abschnitts, der 1 Bit einer ersten Ausführungsform einer Halteschaltung entspricht, zusammen mit einem Anordnungsbeispiel, der 1 Bit eines Registers ent spricht, und dasselbe hiermit verbunden zeigt;

Fig. 5 ein Wellenformdiagramm zur Erklärung des Betriebs der ersten Ausführungsform einer Halteschaltung; und

Fig. 6 ein Schaltbild, welches eine Anordnung eines Abschnitts, der 1 Bit einer zweiten Ausführungsform einer Halte schaltung entspricht, zeigt.

Fig. 4 ist ein Schaltbild, welches speziell ein Anordnungsbei spiel zeigt, in dem eine Halteschaltung auf einen Abschnitt angebracht wurde, der 1 Bit eines Re gisters 1, einer Halteschaltung 2, einer X-Signalleitung 4a, einer /X-Signalleitung 4b, einer Q-Signalleitung 5a und einer /Q-Signalleitung 5b entspricht, wie dies in Fig. 1 gezeigt ist.

Das heißt, durch das parallele Anordnen einer in Fig. 4 gezeig ten Schaltungsanordnung entsprechend der erforderlichen Anzahl von Bits, kann eine anwendbare Schaltung, wie sie in Fig. 1 ge zeigt ist, realisiert werden.

In Fig. 4, bezeichnen die Bezugszeichen 1a, 1b Inverter, deren jeweilige Ausgänge und Eingänge verbunden sind. Die Bezugs zeichen 1c, 1d bezeichnen N-Typ FETs, eine Sourceelektrode des N-Typ FET 1c ist mit einem Ausgang des Inverters 1a und einem Eingang des Inverters 1b verbunden, und eine Sourceelektrode des N-Typ FET 1d ist mit einem Eingang des Inverters 1a und einem Ausgang des Inverters 1b verbunden. Ein Abschnitt, der 1 Bit des in Fig. 1 gezeigten Registers 1 entspricht, ist aus den Inver tern 1a, 1b und den N-Typ FETs 1c, 1d zusammengesetzt.

Die Bezugszeichen 11a, 11b bezeichnen NAND Gatter, bei welchen die jeweiligen Ausgänge und ersten Eingänge miteinander verbun den sind, um das Flip-Flop 50 zu bilden. Ein Ausgang des NAND Gatters 11a ist mit einer Q-Signalleitung 5a für positive Logik verbunden, und ein Ausgang des NAND Gatters 11b ist mit einer /Q-Signalleitung 5b für negative Logik verbunden. Die Bezugs zeichen 11c, 11d, 11e und 11f bezeichnen P-Typ FETs, deren Sourceelektroden mit einer Sourcespannung Vcc verbunden sind.

Die Bezugszeichen 11g, 11h, 11i, 11j, 11k, 11l bezeichnen N-Typ FETs. Die Sourceelektroden der N-Typ FETs 11k und 11l von diesen sind auf Masse gelegt. Die Drainelektroden der P-Typ FETs 11c, 11e und des N-Typ FET 11g sind miteinander und wei terhin mit den Gateelektroden der P-Typ FET 11f und des N-Typ FET 11h und einem zweiten Eingang des NAND Gatters 11a verbun den. Die Drainelektroden der P-Typ FETs 11d, 11f und des N-Typ FET 11h sind miteinander verbunden und weiterhin mit den Gate elektroden des P-Typ FET 11e und N-Typ FET 11g und einem zwei ten Eingang des NAND Gatters 11b verbunden.

Eine Sourceelektrode des N-Typ FET 11g und eine Drainelektrode des N-Typ FET 11i und eine Sourceelektrode des N-Typ FET 11i und eine Drainelektrode des N-Typ FET 11k sind miteinander ver bunden. Eine Sourceelektrode des N-Typ FET 11h und eine Drain elektrode des N-Typ FET 11j, und eine Sourceelektrode des N-Typ FET 11j und eine Drainelektrode des N-Typ FET 11l sind mitein ander verbunden. Desweiteren ist eine Gateelektrode des N-Typ FET 11k mit der X-Signalleitung 4a verbunden, und eine Gate elektrode des N-Typ FET 11l ist mit der /X-Signalleitung 4b verbunden.

Eine Differenzverstärkerschaltung als Verstärkungsvorrichtung ist aus den P-Typ FETs 11c, 11d, 11e, 11f und den N-Typ FETs 11g, 11h, 11i, 11j, 11k, 11l zusammengesetzt, und ein Abschnitt, der 1 Bit der Halteschaltung entspricht ist aus der Differenz verstärkerschaltung und den NAND Gattern 11a, 11b zusammenge setzt.

Die Bezugszeichen 7a, 7b bezeichnen P-Typ FETs in der gleichen Weise wie das in Fig. 2 gezeigte herkömmliche Beispiel. Eine Drainelektrode des P-Typ FET 7a ist mit der X-Signalleitung 4a verbunden, und eine Drainelektrode des P-Typ FET 7b ist mit der /X-Signalleitung 4b verbunden und desweiteren sind ihre Source elektroden an die Sourcespannung Vcc angeschlossen.

Die Bezugszeichen 8, 9 und 10 bezeichnen eine RD Steuersignal leitung, eine /HLD Steuersignalleitung und eine /PCH Steuersig nalleitung. Die RD Steuersignalleitung 8 ist eine Signalleitung für ein Signal RD zum Lesen eines Wertes aus dem Register 1 und ist mit der Gateelektrode der N-Typ FETs 1c, 1d verbunden. Die /HLD Steuersignalleitung 9 ist eine Signalleitung für ein Signal /HLD zum Halten eines Wertes in der Halteschaltung 2, und ist mit den Gateelektroden der P-Typ FETs 11c, 11d und den N-Typ FETs 11i, 11j verbunden. Die /PCH Steuersignalleitung 10 ist eine Signalleitung für ein Signal /PCH zum Vorladen der Q-Sig nalleitung 5a und der /Q-Signalleitung 5b, und ist mit den Gate elektroden der P-Typ FETs 7a, 7b verbunden.

Als nächstes wird der Betrieb der Halteschaltung der vorliegen den Erfindung und des hiermit verbundenen Registers, wie in Fig. 4 gezeigt und oben erwähnt, mit Bezug auf ein Wellenformdiagramm der Fig. 5 beschrieben, welches die Variationen einer Spannung VX1 der Signalleitung (Punkt X1), die mit dem zweiten Eingang des NAND Gatters 11a verbunden ist, und der Spannung V/X1 der Signalleitung (Punkt /X1), die mit dem zweiten Eingang des NAND Gatters 11b verbunden ist, welche das Flip-Flop 50 der Halte schaltung 2 der vorliegenden Erfindung bilden, zeigt, zusammen mit den Variationen der Spannung VX der X-Signalleitung 4a und der Spannung V/X der /X-Signalleitung 4b, die die gleichen sind im herkömmlichen Beispiel.

In dem Zustand vor der Übertragung der Daten an die Halteschal tung 2 der vorliegenden Erfindung vom Register 1, welches aus den Invertern 1a, 1b und den N-Typ FETs 1c, 1d zusammengesetzt ist, befinden sich RD Steuersignalleitung 8, die /HLD Steuer signalleitung 9 und die /PCH Steuersignalleitung 10 auf logisch "0". Zu diesem Zeitpunkt befinden sich die N-Typ FETs 1c, 1d im nicht leitenden Zustand, da die RD Steuersignalleitung 8 auf logisch "0" liegt. Und demzufolge sind die Inverter 1a, 1b von der X-Signalleitung 4a und der /X-Signalleitung 4b abgeschnitten.

Die P-Typ FETs 7a, 7b befinden sich im leitenden Zustand, da die /PCH Steuersignalleitung 10 auf logisch "0" liegt. Demzu folge sind die X-Signalleitung 4a und die /X-Signalleitung 4b auf logisch "1" vorgeladen.

Da sich die /HLD Steuersignalleitung 9 auf logisch "0" befindet befinden sich die P-Typ FETs 11c, 11d in dem Leitungszustand, und die N-Typ FETs 11i, 11j befinden sich im nicht-leitenden Zu stand. Deshalb hält, da die logische "1" in die zweiten Eingänge der NAND Gatter 11a, 11b eingegeben ist, das Flip-Flop 50, zu sammengesetzt aus den NAND Gattern 11a, 11b den Wert, welchen es zur Zeit aufweist. Da die logische "1" an die Gateelektroden der P-Typ FETs 11e, 11f und der N-Typ FETs 11g, 11h angelegt ist, befinden sich die P-Typ FETs 11e, 11f in dem nicht-leiten den Zustand und die N-Typ FETs 11g, 11h befinden sich im leiten den Zustand.

Da die X-Signalleitung 4a und die /X-Signalleitung 4b wie oben erwähnt auf logisch "1" vorgeladen sind, befinden sich die N-Typ FETs 11k, 11l in dem leitenden Zustand.

Der Inhalt des Registers 1 wird zur Halteschaltung 2 übertragen, indem alle, die RD Steuersignalleitung 8, die /HLD Steuersignal leitung 9 und die /PCH Steuersignalleitung 10 auf logisch "1" gesetzt werden. Hierbei sei angenommen, daß ein Inhaltswert des Registers "1" sei, mit anderen Worten, der Inverter 1a gibt eine logische "1" und der Inverter 1b eine logische "0" aus.

Die N-Typ FETs 1c, 1d befinden sich im leitenden Zustand, da an der RD Steuersignalleitung 8 eine logische "1" anliegt. Dadurch wird elektrische Ladung in der /X-Signalleitung 4b, welche schon auf logisch "1" vorgeladen ist, über den N-Typ FET 1d durch den N-Typ FET des Inverters 1b entladen, welcher logisch "0" ausgibt. Und demzufolge sinkt die Spannung V/X der /X-Sig nalleitung 4b allmählich von der Sourcespannung Vcc. Während dessen bleibt da die elektrische Spannung der X-Signalleitung 4a, welche schon zu logisch "1" vorgeladen ist, nicht entladen wird, die X-Signalleitung 4a intakt bei logisch "1".

Wenn die /HLD Steuersignalleitung 9 in den Zustand logisch "1" gesetzt wird, werden die P-Typ FETs 11c, 11d in den nicht- leitenden Zustand und die N-Typ FETs 11i, 11j in den leitenden Zustand gesetzt. In dem Zustand in dem die Spannungen VX1, V/X1 der Signalleitungen welche mit, den zweiten Eingängen der NAND Gatter 11a, 11b verbunden sind, sich nahe der Sourcespannung Vcc befinden, befinden sich die P-Typ FETs 11e, 11f beide in dem nicht-leitenden oder einem schwach-leitenden Zustand. Des halb beginnen die Spannungen VX1, V/X1 der Signalleitungen, die mit den zweiten Eingängen der NAND Gatter 11a, 11b verbunden sind, schnell zu sinken und erreichen die Schwellenspannung V_TH der zweiten Eingänge der NAND Gatter 11a, 11b, während sie einen Zustand beibehalten in dem die Spannung VX1 der Signalleitung, welche mit dem zweiten Eingang des NAND Gatters 11a verbunden ist, ein wenig niedriger ist als die Spannung V/X1 der Signal leitung, die mit dem zweiten Eingang des NAND Gatters 11b ver bunden ist. Dies kommt daher, weil sich ein Drainstrom des N-Typ FET 11j verringert während die Spannung V/X der /X-Signalleitung 4b allmählich sinkt.

Wenn die Spannungen VX1, V/X1 der Signalleitungen, welche mit den zweiten Eingängen der NAND Gatter 11a, 11b verbunden sind, in einem gewissen Ausmaß sinkt, geraten die P-Typ FETs 11f, 11e in einen starkleitenden Zustand. Der Zustand, in dem die Spannung VX1 der Signalleitung, welche mit dem zweiten Eingang des NAND Gatters 11a verbunden ist, ein wenig geringer ist als die Spannung V/X1 der Signalleitung, welche mit dem zweiten Eingang des NAND Gatters 11b verbunden ist, wird weiterhin auf rechterhalten. Und dementsprechend ist ein Drainstrom des P-Typ FET 11f größer als ein Drainstrom des P-Typ FET 11e, und ein Drainstrom des N-Typ FET 11g ist größer als ein Drainstrom des N-Typ FET 11h. Deshalb wird die Differenz zwischen der Spannung VX1 der Signalleitung, welche mit dem zweiten Eingang des NAND Gatters 11a verbunden ist und der Spannung V/X1 der Signallei tung, welche mit dem zweiten Eingang des NAND Gatters 11b ver bunden ist, größer und die Spannung V/X1 der Signalleitung, welche mit dem zweiten Eingang des NAND Gatters 11b verbunden ist, beginnt mit der Zeit größer zu werden.

Zu dem Zeitpunkt, da die Spannung VX1 der Signalleitung, welche mit dem zweiten Eingang des NAND Gatters 11a verbunden ist, ge ringer wird als die Schwellenspannung Vcc des NAND Gatters 11a, gibt das NAND Gatter 11a eine logische "1" an die Q-Signallei tung 5a aus. Hierbei gibt das NAND Gatter 11b eine logische "0" an die /Q-Signalleitung 5b aus und der Datenübertrag zum Ein rastschaltkreis 2 vom Register 1 ist abgeschlossen.

Wie im Obigen erwähnt, beginnen die Eingangsspannungen VX1, V/X1 an den NAND Gattern 11a, 11b welche das Flip-Flop 50 der Halteschaltung bilden, vor dem Zeitpunkt zu sinken, an dem eine Spannungsabfallshöhe an entweder der X-Signalleitung 4a der positiven Logik oder der /X-Signalleitung 4b der negativen Logik, welche das Register 1 die Halteschaltung 2 verbinden, größer wird als die Differenz zwischen der Sourcespannung Vcc und der Schwellenspannung des N-Typ FET. Deshalb, da die Span nungen VX1, V/X1 an den zweiten Eingängen der NAND Gatter 11a, 11b vor dem Zeitpunkt, an dem die Spannung VX1 der X-Signallei tung 4a oder die Spannung V/X1 der /X-Signalleitung 4b sinken, um kleiner zu werden als die Schwellenspannung V_TH der NAND Gatter 11a, 11b in den gewünschten Zustand geraten, werden Daten vom Register 1 zum Einrastschaltkreis 2 mit hoher Geschwindig keit übertragen.

Desweiteren bilden, in der oben erwähnten Ausführungsform, wenn die /HLD Steuersignalleitung 9 auf logisch "1" liegt, der P-Typ FET 11e und die N-Typ FETs 11g, 11i, 11k einen ersten Inverter und der P-Typ FET 11f und die N-Typ FETs 11h, 11j, 11l einen zweiten Inverter. Da diese beiden Inverter eine Verriegelung bilden in welchem die jeweiligen Ausgänge der Inverter mit anderen Eingängen verbunden sind, wird die Spannungsabfallsbreite der X-Signalleitung 4a oder der /X-Signalleitung 4b größer, und deshalb gibt es außerdem einen Effekt, daß ein Durchführstrom nach dem Ablauf einer gewissen Zeit nicht mehr fließt.

Als nächstes wird eine Erklärung der zweiten Ausführungsform einer Halteschaltung mit Bezug auf das Schaltbild der Fig. 6 gegeben, welches ein Zusammenstellungsbeispiel eines Abschnitts, der 1 Bit eines Einrastschaltkreises entspricht zeigt. Zusätzlich sind, im Schaltbild der Fig. 6, ein Abschnitt, der zu 1 Bit des Registers 1 entspricht wie dies im Schaltbild Fig. 4 gezeigt, und die P-Typ FETs 7a, 7b zum Vorladen der X- X-Signalleitung 4a und der /X-Signalleitung 4b weggelassen. In der zweiten Ausführungsform ist eine Anordnung gezeigt, die in der Lage ist entweder das Signal X oder das Signal Y, für die Eingabe in die Halteschaltung 2 auszuwählen.

Die Bezugszeichen 11a, 11b bezeichnen NAND Gatter deren jewei ligen Ausgänge mit des anderen ersten Eingängen verbunden sind, und die NAND Gatter 11a, 11b bilden ein Flip-Flop 50. Der Aus gang des NAND Gatters 11a ist mit der Q-Signalleitung 5a für positive Logik verbunden, und der Ausgang des NAND Gatters 11b ist mit der /Q-Signalleitung 5b für negative Logik verbunden. Die Bezeichnungen 11c, 11d, 11i, 11f beziehen sich auf die D-Typ FETs, wobei jede ihrer Sourceelektroden mit der Sourcespannung Vcc verbunden sind.

Die Bezugszeichen 11g, 11h, 11i, 11j, 11k, 11l, 11m, 11n, 11o und 11p bezeichnen N-Typ FETs. Die Sourceelektroden der N-Typ FETs 11k, 11l, 11o und 11p von diesen sind geerdet. Die Drainelektroden der P-Typ FETs 11, 11e und des N-Typ FET 11g sind miteinander verbunden und desweiteren mit den Gateelek troden des P-Typ FET 11f und des N-Typ FET 11h, und einem zweiten Eingang des NAND Gatters 11a verbunden. Die Drainelek troden der P-Typ FETs 11d, 11f, und des N-Typ FET 11h sind miteinander verbunden und weiterhin mit den Gateelektroden des P-Typ FET 11e und des N-Typ FET 11g und einem zweiten Eingang des NAND Gatters 11b verbunden.

Eine Sourceelektrode des N-Typ FET 11g, eine Drainelektrode des N-Typ FET 11i und eine Drainelektrode N-Typ FET 11m sind mitein ander verbunden und eine Sourceelektrode des N-Typ FET 11h, eine Drainelektrode des N-Typ FET 11j und eine Drainelektrode des N- Typ FET 11n sind miteinander verbunden. Eine Sourceelektrode des N-Typ FET 11i und eine Drainelektrode des N-Typ FET 11k, und eine Sourceelektrode des N-Typ FET 11j und eine Drainelektrode des N-Typ FET 11l sind jeweils miteinander verbunden. Deswei teren sind eine Sourceelektrode des N-Typ FET 11m und eine Drainelektrode des N-Typ FET 11o miteinander verbunden und eine Sourceelektrode des N-Typ FET 11n und eine Drainelektrode des N-Typ FET 11p sind miteinander verbunden.

In der zweiten Ausführungsform ist eine differentiell betriebe ne Verstärkungsschaltung als Verstärkungsvorrichtung aus den P- Typ FETs 11c, 11d, 11e, 11f und den N-Typ FETs 11d, 11h zu sammengesetzt, und einem Abschnitt, der 1 Bit der Halteschaltung entspricht, ist aus der Differenzverstärkerschaltung und den NAND Gates 11a, 11b zusammengesetzt. Unterdessen ist ein Ab schnitt, der 1 Bit eines Eingabeauswahlschaltkreises als Ein gabenauswahlvorrichtung entspricht, aus den N-Typ FETs 11i, 11j, 11k, 11l zusammengesetzt.

Die Bezugszeichen 4a, 4b bezeichnen eine X-Signalleitung und eine /X-Signalleitung genauso wie in der zuvor erwähnten ersten Ausführungsform. Die X-Signalleitung 4a für positive Logik ist mit einer Gateelektrode des N-Typ FET 11k verbunden, und die /X-Signalleitung 4b für negative Logik ist mit einer Gateelek trode des N-Typ FET 11l verbunden. Die Bezugszeichen 14a, 14b bezeichnen eine Y-Signalleitung und eine /Y-Signalleitung. Die Y-Signalleitung 14a für positive Logik ist mit einer Gateelek trode des N-Typ FET 11o verbunden, und die /Y-Signalleitung 14b für negative Logik ist mit einer Gateelektode des N-Typ FET 11p verbunden.

Bezugszeichen 9 bezeichnet eine /HLD-Steuersignalleitung wie in der ersten Ausführungsform, die Signalleitung 9 ist mit einer Gatelektrode des P-Typ FET 11c und einer Gateelektrode des P-Typ FET 11d verbunden. Bezugszeichen 12 bezeichnet eine XSEL Steuer signalleitung zur Eingabe eines Signals X in die Halteschaltung 2, die Signalleitung 12 ist mit einer Gateelektrode des N-Typ FET 11i und einer Gateelektrode des N-Typ FET 11j verbunden. Be zugszeichen 13 bezeichnet eine YSEL Steuersignalleitung zur Ein gabe eines Signals Y in die Halteschaltung 2, die Signalleitung ist mit einer Gateelektrode des N-Typ FET 11m und einer Gate elektrode des N-Typ FET 11n verbunden.

In der zweiten Ausführungsform der Halteschaltung der vorlie genden Erfindung werden, wenn Daten zu halten sind, die /HLD Steuersignalleitung 9, XSEL Steuersignalleitung 12 und YSEL Signalleitung 13 alle in den logischen Zustand "0" gesetzt. In In dem Fall, in dem Daten in die Halteschaltung von der X-Sig nalleitung 4a und der /X-Signalleitung 4b einzunehmen sind, werden die /HLD Steuersignalleitung 9 und die XSEL Steuersignal leitung 12 in den Zustand logisch "1" gesetzt. Dadurch werden die N-Typ FETs 11i, 11j beide in den leitenden Zustand gesetzt und Daten werden von der X-Signalleitung 4a und der /X-Signal leitung 4b über die N-Typ FETs 11k, 11l aufgenommen. Zu diesem Zeitpunkt, da die N-Typ FETs 11m, 11n im nicht leitenden Zu stand sind, wird der Betrieb der Halteschaltung 2 nicht durch die n-Typ FETs 11m, 11n, 11o, 11p beeinflußt.

In dem Fall, in dem Daten in die Halteschaltung 2 von der Y- Signalleitung 14a und der /Y-Signalleitung 14b einzubringen sind, werden die /HLD Steuersignalleitung 9 und die YSEL Steuer signalleitung 13 auf den Zustand logisch "1" gesetzt. Dabei werden die N-Typ FETs 11m, 11n beide in den leitenden Zustand gesetzt und Daten werden über die Y-Signalleitung 14a und die /Y-Signalleitung 14b über die N-Typ FETs 11o, 11p aufgenommen. In diesem Augenblick ist der Betrieb der Halteschaltung 2 nicht durch die N-Typ FETs 11i, 11j, 11k, 11l beeinflußt.

Wie oben erwähnt, können in der zweiten Ausführungsform, durch die steuernde Logik der XSEL Steuersignalleitung 12 oder der YSEL Steuersignalleitung 13 entweder die Eingaben von der X-Signal leitung 4a und der /X-Signalleitung 4b, oder die Eingaben von der Y-Signalleitung 14a und der /Y-Signalleitung 14b ausgewählt werden. Der weitere Betrieb ist derselbe wie der der zuvor er wähnten ersten Ausführungsform.

Eine Spannungsabfallshöhe der X-Signalleitung 4a oder /X-Sig nalleitung 4b, oder der Y-Signalleitung 14a oder der /Y-Signal leitung 14b wird größer, und nach Ablauf einer gewissen Zeit fließt der Durchsatzstrom nicht in der gleichen Weise wie in der ersten Ausführungsform.

Desweiteren kann, in dem Schaltbild der zweiten Ausführungs form, gezeigt in Fig. 6, obwohl ein Beispiel, welches in der Lage ist zwei Signale X, Y auszuwählen, gezeigt ist, durch hin zufügen einer Anordnung mit dem gleichen Aufbau der positiven Logiksignalleitung (X-Signalleitung 4a oder Y-Signalleitung 14a) und den N-Typ FETs (11o oder 11k), dessen Gateelektrode hiermit verbunden ist, der negativen Logiksignalleitung (/X- Signalleitung 4b oder /Y-Signalleitung 14b) und den N-Typ FETs (11l oder 11p), dessen Gateelektrode hiermit verbunden ist, und weiterhin, die Steuersignalleitung (XSEL Steuersignalleitung 12 oder YSEL Steuersignalleitung 13) und die N-Typ FETs (11i und 11j oder 11m und 11n), deren Gateelektroden mit der Steuer signalleitung verbunden sind und deren Drainelektroden mit den Sourceelektroden der N-Typ FETs 11g oder 11h verbunden sind, noch ein weiteres Signal als das auszuwählende Signal hinzuge fügt werden.

Wie bis jetzt besonders beschrieben, entsprechend der Halte schaltung der vorliegenden Erfindung, beginnt eine Eingangs spannung an den logischen Gattern, welche das Flip-Flop in der Halteschaltung bilden, vor dem Zeitpunkt zu sinken an dem eine Spannungsabfallshöhe von entweder der ersten (positive Logik) Signalleitung oder der zweiten (negative Logik) Signalleitung, die das Register und die Halteschaltung verbinden, größer wird als die Differenz zwischen der Sourcespannung und der Schwellen spannung des N-Typ FET. Und folglich, da sich die Spannung an den zweiten Eingängen der logischen Gatter vor dem Zeitpunkt in den gewünschten Zustand befinden, an dem die Spannung der ersten Signalleitung oder die Spannung der zweiten Signalleitung sinkt und kleiner als die Schwellenspannung der logischen Gatter wird, welche das Flip-Flop bilden, werden Daten von dem Register zum Einrastschaltkreis mit hoher Geschwindigkeit übertragen.

Ebenso kann, entsprechend der Halteschaltung der vorliegenden Erfindung, durch eine steuernde Logik aus Steuersignalleitungen zur Auswahl einer Mehrzahl von Eingangssignalen, jedes der Ein gangssignale ausgewählt werden.

Claims

1. Halteschaltung, mit einer Mehrzahl von Halteeinrichtungen, von denen jede 1 Bit entspricht und einen Signalwert von 1 Bit erhält und ausgibt, dessen positiver Logikwert über eine erste Signal leitung (4a) gegeben ist und dessen negativer Logikwert über eine zweite Signalleitung (4b) gegeben ist, die parallel angeordnet sind, dadurch gekennzeichnet, daß jede der Halteeinrichtungen aufweist:
ein Flip-Flop (50), welches aus einer Mehrzahl von logischen Gattern zusammengesetzt ist und einen gegebenen Signalwert hält und den positiven Logikwert des gegebenen Signales an eine dritte Signalleitung (5a) und den negativen Logikwert eines gegebenen Signales an eine vierte Signalleitung (5b) ausgibt; gekennzeich net durch
eine Verstärkereinrichtung, die einen ersten Inverter (11e, 11g, 11i, 11k) und einen zweiten Inverter (11f, 11h, 11j, 11l) auf weist, wobei der erste Inverter den Logikwert der ersten Signal leitung empfängt und der zweite Inverter den Logikwert der zwei ten Signalleitung empfängt, wobei
der erste Inverter und der zweite Inverter eine Verriegelung bilden und die Verstärkereinrichtung so ausgestaltet ist, daß eine an das Flip-Flop (50) vor dem Empfangen eines Steuersignales (/HLD) durch die Verstärkervorrichtung angelegte Vorspannung einen positiven Logikwert aufweist und diese Vorspannung (VX1) nach dem Empfangen eines Steuersignales (/HLD) und eines Logikwertes (VX, V/X) über einen Entladepfad (11k) einer der Inverter so entladen wird, daß die Vorspannung (VX1) vor dem Zeitpunkt zu sinken be ginnt, an dem die Höhe eines Spannungsabfalles eines Logikwertes größer als die Differenz zwischen einer Sourcespannung (Vcc) und einer Spannungsschwelle (V_th) des Flip-Flops (50) wird.

2. Halteschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkungseinrichtung aufweist:
einen ersten P-Typ FET (11c) dessen Sourceelektrode an eine Sourcespannung angeschlossen ist, dessen Gateelektrode mit einer Steuersignalleitung (/HLD) verbunden ist und dessen Drainelek trode mit einem Eingang eines ersten Logikgatters (11a) des Flip-Flops (50) verbunden ist;
einen zweiten P-Typ FET (11d), dessen Sourceelektrode an die Sourcespannung angeschlossen ist, dessen Gateelektrode mit der Steuersignalleitung (/HLD) verbunden ist, und dessen Drainelek trode mit einem Eingang eines zweiten Logikgatters (11b) des Flip-Flops (50) verbunden ist;
einen dritten P-Typ FET (11e), dessen Sourceelektrode an die Sourcespannung angeschlossen ist, dessen Gateelektrode mit dem Eingang des zweiten logischen Gatters (11b) verbunden ist und dessen Drainelektrode mit dem Eingang des ersten logischen Gatters (11a) verbunden ist;
einen vierten P-Typ FET (11f), dessen Sourceelektrode an die Sourcespannung angeschlossen ist, dessen Gateelektrode mit dem Eingang des ersten logischen Gatters (11a) verbunden ist und dessen Drainelektrode mit dem Eingang des zweiten logischen Gatters (11b) verbunden ist;
einen ersten N-Typ FET (11g), dessen Drainelektrode mit dem Eingang des ersten logischen Gatters (11a) verbunden ist und dessen Gateelektrode mit dem Eingang des zweiten logischen Gatters (11b) verbunden ist;
einen zweiten N-Typ FET (11h), dessen Drainelektrode mit dem Eingang des zweiten logischen Gatters (11b) verbunden ist und dessen Gateelektrode mit dem Eingang des ersten logischen Gatters (11a) verbunden ist;
einen dritten N-Typ FET (11i), dessen Drainelektrode mit einer Sourceelektrode des ersten N-Typ FET (11g) verbunden ist und dessen Gateelektrode mit der Steuersignalleitung (/HLD) ver bunden ist;
einen vierten N-Typ FET (11j), dessen Drainelektrode mit einer Sourceelektrode des zweiten N-Typ FET (11h) verbunden ist und dessen Gateelektrode mit der Steuersignalleitung (/HLD) ver bunden ist;
einen fünften N-Typ FET (11k), dessen Drainelektrode mit einer Sourceelektrode des dritten N-Typ FET (11i) verbunden ist, dessen Gateelektrode mit der ersten Signalleitung (4a) verbun den ist und dessen Sourceelektrode mit einem Massepotential verbunden ist; und
einen sechsten N-Typ FET (11l), dessen Drainelektrode mit einer Sourceelektrode des vierten N-Typ FET (11j) verbunden ist, dessen Gateelektrode mit der zweiten Signalleitung (4b) verbun den ist und dessen Sourceelektrode mit dem Massepotential ver bunden ist.

3. Halteschaltung nach Anspruch 1 oder 2, weiter gekennzeichnet durch eine Eingabeauswahlvorrichtung, um selektiv ein Signal von einem Satz unter i (i bezeichnet eine natürliche Zahl, die entweder 1 oder größer ist) Sätzen der ersten Signalleitung (4a) und der zweiten Signalleitung (4b) an die Haltevorrichtung einzugeben.

4. Halteschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Eingabeauswahlvorrichtung aufweist:
i Sätze aus dritten N-Typ FETs (11i, 11m) deren Drainelek troden mit einer Sourceelektrode des ersten N-Typ FET (11g) verbunden sind und deren Gateelektroden mit der i-ten Auswahl signalleitung (12, 13) verbunden sind;
vierte N-Typ FETs (11j, 11n), deren Drainelektroden mit einer Sourceelektrode des zweiten N-Typ FET (11h) verbunden sind, und deren Gateelektroden mit der i-ten Auswahlsignalleitung (12, 13) verbunden sind;
fünfte N-Typ FETs (11k, 11o), deren Drainelektroden mit den Sourceelektroden der dritten N-Typ FETs (11i, 11n) verbunden sind, deren Gateelektroden mit dem i-ten Satz der ersten Sig nalleitungen (4a, 14a) verbunden sind und deren Sourceelektroden mit einem Massepotential verbunden sind, und
sechste N-Typ FETs (11l, 11p), deren Drainelektroden mit den Sourceelektroden der vierten N-Typ FETs (11j, 11n) verbunden sind, deren Gateelektroden mit dem i-ten Satz der zweiten Signal leitungen (4b, 14b) verbunden sind und deren Sourceelektroden mit dem Massepotential verbunden sind.