KR0159214B1

KR0159214B1 - 래치회로

Info

Publication number: KR0159214B1
Application number: KR1019950039461A
Authority: KR
Inventors: 후미키 사토; 고우이치 후지타
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1994-11-07
Filing date: 1995-11-02
Publication date: 1999-03-30
Anticipated expiration: 2015-11-02
Also published as: US5568077A; TW276374B; KR960019991A; DE19519794C2; DE19519794A1; JPH08139572A

Abstract

비트 상당분의 회로로서, 복수의 NAND 게이트 11a,11b로 구성되어 제공된 신호의 수치를 유지하여 그의 정논리의 수치를 Q 신호선 5a에 부논리의 수치를 /Q 신호선 5b에 각각 출력하는 플립플롭 50과 복수의 P형 FET 및 N형 FET로 구성되어, 유지하여야할 신호가 제공된 경우의 플립플롭 50에의 입력전압의 강하의 개시 시점이 X 신호선 4a 또는 /X 신호선 4b내의 어느것 한편의 전압의 강하의 폭이 전원전압과 NAND 게이트 11a,11b의 한계치 전압과의 차보다도 크게 되는 시점 이전으로 되도록 한 특성의 차동증폭회로과를 구비한 래치회로.

주로서 정보처리장치의 내부 구성요소로서 사용되어 신호가 입력된 때에 래치회로의 플립플롭 50에의 입력신호의 전압을 구성하는 논리게이트의 한계치 전압이 접근하도록 한다.

Description

래치회로

제1도는 일반적인 정보처리장치에 있어서 레지스터, 래치회로 및 연산회로 상호간을 정논리 및 부논리의 2개의 신호선으로 접속한 경우의 상태를 표시하는 모식적블록도.

제2도는 종래의 래치회로의 1비트에 상당하는 부분의 구성예를 그것에 접속되는 레지스터등의 1비트에 상당하는 부분의 구성예와 함께 표시하는 회로도.

제3도는 종래의 레지스터의 동작 설명을 위한 파형도.

제4도는 본 발명의 레지스터의 제1의 실시예의 1비트에 상당하는 부분의 구성예를 그것에 접속되는 레지스터등의 1비트에 상당하는 부분의 구성예와 함께 표시하는 회로도.

제5도는 본 발명의 레지스터의 제1의 실시예의 동작 설명을 위한 파형도.

제6도는 본 발명의 레지스터의 제2의 실시예의 1비트에 상당하는 부분의 구성예를 표시하는 회로도.

본 발명은 래치회로에 관하여 특히 하나의 반도체기판에 집적된 정보처리장치등의 구성요소로서 사용되는 래치회로에 관한다.

하나의 반도체기판에 집적된 정보처리장치에 있어서 데이타를 유지하는 레지스터, 그의 레지스터의 내용을 일시적으로 유지하는 래치회로 더욱 연산회로등의 상호간의 접속에는 회로의 단순화를 위한 하나의 신호에 정논리 및 부논리의 2개의 신호선을 사용하는 구성이 채택되는 것이 많다.

제1도는 그와 같은 레지스터, 래치회로 및 연상회로 상호간을 정논리 및 부논리의 2개 의신호선으로 접속한 경우의 상태를 표시하는 모식적블록도이다.

역시 이 구성 그것은 후술하는 본 발명에 있어서도 동일하다.

제1도에 있어서 참조부호 1은 레지스터를 2는 레지스터 1의 출력신호를 일시적으로 유지하는 레지스터를, 3은 레지스터 2의 출력과, 도시 되어 있지 않는 다른 신호와를 입력하여 연산을 행하는 연산회로를 각각 표시하고 있다.

역시 연산회로 3에 의한 연산결과의 출력은 레지스터 1에 피드백되어 격합된다.

참조부호 4a,4b는 레지스터 1의 내용을 신호 X로서 레지스터 2에 보내기 위한 정논리의 X 신호선, 부논리의 /X신호선을 각각 표시하고 있다.

참조부호 5a,5b는 래치회로 2의 출력을 신호 Q로서 연산회로 3에 보내기 위한 정논리의 Q 신호선, 부논리의 /Q 신호선을 각각 표시하고 있다.

또, 참조부호 6a,6b는 연산회로 3의 출력을 신호 S로서 레지스터 1에 보내기 위한 정논리의 S 신호선, 부논리의 /S 신호선을 각각 표시하고 있다.

X 신호선 4a은 정논리로 있고, /X신호선 4b은 부논리로 있다.

따라서 X 신호선 4a이 논리 1로 있고, 또한 /X 신호선 4b이 논리 0인 경우에 신호 X의 수치가 1로 있는 것을 의미하고, X 신호선 4a이 논리 0으로 있고, 또한 /X 신호선 4b이 논리 1로 있는 경우에 신호 X의 수치가 0인 것을 의미한다.

또, Q 신호선 5a는 정논리로 있고, /Q 신호선 5b은 부논리로 있다.

따라서 Q 신호선 5a이 논리 1로 있고, 또한 /Q 신호선 5b이 논리 0로 있는 경우에 신호 Q의 수치가 1로 있는 것을 의미하고 Q 신호선 5a이 논리 0로 있고 또한 /Q 신호선 5b이 논리 1로 있는 경우에 신호 Q의 수치가 0인 것을 의미한다.

더욱 S 신호선 6a은 정논리로 있고, /S 신호선 6b은 부논리로 있다.

따라서 S 신호선 6a이 논리 1로 있고, 또한 /S 신호선 6b이 리 0인 경우에 신호 S의 수치가 1로 있는 것을 의미하고, S 신호선 6a이 논리 0로 있고, 또한 /S 신호선 6b이 논리 1로 있는 경우에 신호 S의 수치가 0으로 있는 것을 의미한다.

제2도는 상술의 제1도에 표시되어 있는 레지스터 1, 래치회로 2, X 신호선 4a, /X 신호선 4b, Q 신호선 5a, /Q 신호선 5b의 1비트에 상당하는 부분의 종래의 구성예를 구체적으로 표시하는 회로도이다.

즉, 제2도에 표시되에 있는 회로구성을 필요한 비트수만큼 병렬로 배열하는 것에 의해 제1도에 표시되어 있는 바와같은 실제의 회로가 실현된다.

제2도에 있어서 참조부호 1a,1b는 어느것이나 인버터를 표시하고 있고, 상호의 출력과 입력이 접속되어 있다.

참조부호 1c,1d는 N형 FBT이다.

N형 FET 1c의 소스 전극은 인버터 1a의 출력 및 인버터 1b의 입력에 접속되어 있고, N형 FET 1d의 소스 전극은 인버퍼 1a의 입력 및 인버터 1b의 출력에 접속되어 있다.

이들의 인버터 1a,1b 및 N형 FET 1c,1d에 의해 제1 표시되어 있는 레지스터 1의 1비트에 상당하는 부분이 구성되어 있다.

참조부호 2g,2h는 상호의 출력과 제1의 입력이 접속된 NAND 게이트로 있고, 플립플롭 50을 구성하고 있다.

참조부호 2c,2d,2e 및 2f는 어느것이나 P형 FET로 있고, 각각의 소스 전극은 전원전압 Vcc에 접속되어 있다.

참조부호 2g,2h는 어느것이나 N형 FET로 있다. P형 FET 2c,2e 및 N형 FET 2g의 드레인 전극은 상호 접속되어 있고, 더욱 P형 FET 2f의 게이트 전극 및 NAND 게이트 2a의 제2의 입력이든 접속되어 있다.

또, P형 FET 2d,2f 및 N형 FET 2h의 드레인 전극은 상호 접속되어 있고 더욱 P형 FET 2e의 게이트 전극 및 NAND 게이트 2d의 제2의 입력이든 접속되어 있다.

이들의 NAND 게이트 2a,2b와 P형 FET 2c,2d,2e,2f 및 N형 FET 2g,2h에 의해 제1도에 표시되어 있는 래치회로 2 1비트에 상당하는 부분이 구성되어 있다.

참조부호 7a,7b 는 어느것이나 P형 FET로 있고, 그들의 소스전극은 전원전압 Vcc에 접속되어 있다.

N형 FET 1c의 드레인 전극, N형 FET 2g의 소스전극 및 한국 7a의 드레인 전극은 X 신호선 4a과 접속되어 있다.

N형 FET 1d의 드레인, 전극, N형 FET 2h의 소스 전극 및 P형 FET 7b의 드레인 전극은 /X 신호선 4b과 접속되어 있다.

또 NAND 게이트 2a의 출력은 /Q 신호선과 5b과 NAND 게이트 2b의 출력은 Q 신호선 5a과 각각 접속되어 있다.

참조부호 8,9 및 10은 각각 RD 제어신호선, /HLD 제어신호선, /PCH 제어신호선을 표시하고 있다.

RD 제어신호선 8은 레지스터 1에서 수치를 판독하기 위한 신호 RD의 신호선으로 있고, N형 FET 1c,1d의 게이트 전극과 접속되어 있다.

/HLD 제어신호선 9은 래치회로 2에 수치를 유지시키기 위한 신호 /HLD의 신호선으로 있고, P형 FET 2c,2d 및 N형 FET 2g,2h의 게이트 전극과 접속되어 있다.

/PCH 제어신호선 10은 Q신호선 5a 및 /Q 신호선 5b를 프리차지 하기 위한 신호 /PCH의 신호선으로 있고, P형 FET 7a,7b의 게이트 전극과 접속되어 있다.

다음에 상술과 같은 제2도에 표시되어 있는 종래의 래치회로 및 레지스터의 동작에 관하여 X 신호선 4a의 전압 VX 및 /X 신호선 4b의 전압 V/X의 변화를 표시하는 제3도의 파형도를 참조하여 설명한다.

인버터 1a,1b 및 N형 FET 1c,1d에 의해 구성되는 레지스터 1에서 래치회로 2에 데이타가 전송되기 이전의 상태로는, RD 제어신호선 8, /HLD 제어신호선 9 및 /PCH 제어신호선 10은 전체논리 0로 되어 있다.

이때, N형 FET 1c,1d는 RD 제어신호선 8이 논리 0로 있기 때문에 비도통상태로 되어 있다.

이 때문에 X 신호선 4a 및 /X 신호선 4b은 어느것을 논리 1에 프리차지 되어 있다.

또 /HLD 제어신호선 9이 논리 0이 있기 때문에, /P형 FET 2c,2d는 도통상태로, N형 FET 2g,2h는 비도통상태로 각각 되어 있다.

따라서 NAND 게이트 2a,2b의 제2의 입력에은 논리 1가 입력됨으로 양자로 구성되는 플립플롭 50은 그 시점이 수치를 유지한다.

역시 P형 FET 2e,2f는 게이드전극에 논리 1가 입력되어 있음으로 비도통상태로 되어 있다.

레지스터 1의 내용의 래치회로 2예의 전송은 RD 제어신호선 8, /HLD 제어신호선 9 및 / PCH 제어신호선 10의 전체를 논리 1로 하는 것에 의해 실행된다.

여기에서, 레지스터 1의 내용이 수치 1로 있다고 가정한다.

환언하면, 인버터 1a는 논리 1를 인버터 1b는 논리 0를 출력하고 있다고 가정한다.

N형 FET 1c,1d는 RD 제어신호선 8이 논리 1로 있기 때문에 도통상태로 된다.

따라서 이미 논리 1에 프리차지 되어 있는 /X 신호선 4b상의 전하를 논리 0를 출력하고 있는 인버터 1b의 N형 FET에 의하여 N형 FET 1d를 통하여 방전된다.

이 때문에 /X 신호선 4b의 전압 V/X은 전원전압 Vcc에서 차차로 강하한다.

한편 이미 논리 1에 프리차지 되어 있는 X 신호선 4a상의 전하는 방전되지 않음으로 X 신호선 4a은 논리 1의 대로 유지된다.

/X 신호선 4b의 강하폭이 전원전압 Vcc과 N형 FET의 한계치 전압과의 차보다도 대로되면 N형 FET 2h가 도통상태로 된다.

이것에 의해 NAND 게이트 2d의 제2의 입력에 접속되어 있는 신호선의 전하가 /X 신호선 4b에 흘러나오기 시작한다.

따라서 NAND 게이트 2b의 제2의 입력에의 전압강하가 시작하며, 멀지않아 NAND 게이트 2b의 한계치 전압 Vth보다도 낮게 된다.

이 시점 즉 판정점에 있어서 NAND 게이트 2b는 Q 신호선 5a에 논리 1를 출력하는 상태로 된다.

또 NAND 게이트 2b의 제2의 입력에 접속된 신호선의 전압의 강하의 폭이 전원전압 Vcc과 P형 FET의 한계치 전압과의 차보다도 대로 되면 P형 FET 2e가 도통상태 로된다.

그것에 의해 NAND 게이트2a의 제2의 입력에 접속되어 있는 신호선이 하이임피던스로 되는 것을 방지한다.

한편, X 신호선 4a은 논리 1의 대로 있음으로 NAND 게이트 2a의 제2의 입력에는 여전히 논리 1가 입력되어 있음으로 NAND 게이트 2a의 출력은 논리 0로 된다.

이것에 의해 Q 신호선 5a은 논리 1의 상태에 /Q 신호선 5b은 논리 0의 상태로 각각 됨으로 레지스터 1에서 래치회로 2에의 데이타의 전송이 완료한다.

이와같이 하나의 반도체 기판에 집적된 종래의 래치회로에는 그의 내부의 플립플롭 50을 구성하는 NAND 게이트 2a 또는 NAND 게이트 2b의 제2의 입력에의 입력전압의 강하는 X 신호선 4a의 전압 VX 또는 /X 신호선 4b의 전압 V/X의 강하의 폭이 전원전압 Vcc과 N형 FET의 한계치 전압과의 차보다도 대로 되었을 시점으로 개시한다.

그리고 플립플롭 50을 구성하는 NAND 게이트 2a 또는 NAND 게이트 2b의 출력이 소망의 상태로 되는 것을 X 신호선 4a의 전압 VX 또는 /X 신호선 4b의 전압 V/X이 강하하여 NAND 게이트 2a 또는 NAND 게이트 2b의 한계치 전압보다도 낮게된 시점 이후로 있다.

X 신호선 4a의 전압 VX 또는 /X 신호선 4b의 전압 V/X의 강하속도는 X 신호선 4a 및 /X 신호선 4b의 기생용량과 레지스터를 구성하는 N형 FET 1c 및 인버터 1a의 N형 FET, 혹은 N형 FET 1d 및 인버터 1b의 구동능력에 의하여 결정된다.

정보처리장치에는 데이타를 유지하는 레지스터, 데이타를 일시적으로 유지하는 래치회로 및 연산회로를 상호 접속되는 구성을 채택하는 부분이 많지만, 그들의 중에도 특히 다수의 레지스터가 배치되는 데이타 버스와 같은 부분에는 상술의 기생용량이 매우 크게 코스트면의 제약에서 레지스터를 구성하는 N형 FET 및 인버터의 N형 FET의 구동능력을 크게 하는 위로 한계가 있어, 이 때문에 정보처리장치의 고속화에도 큰 제약이 부과되어 있다.

본 발명은 이와같은 사정에 감안하여 이루게 된 것으로 있고, 주로서 정보처리장치의 내부 구성요소로서 사용되는 래치회로내의 플립플롭을 구성하는 NAND 게이트에의 입력전압의 강하가 X 신호선 또는 /X 신호선의 전압의 강하의 폭이 전원전압 Vcc과 N형 FET의 한계치 전압과의 차보다도 대로되는 시점보다도 이전에 시작하도록 구성한다.

이것에 의해 X 신호선 또는 /X 신호선의 전압이 강하하여 상술의 NAND 게이트의 한계치보다도 낮게 되는 시점보다도 이전의 NAND 게이트의 출력이 소망의 상태로 되도록 한 래치회로의 제공을 목적으로 한다.

또 본 발명은 복수의 선택가능한 기능을 부가한 래치회로의 제공을 목적으로 한다.

본 발명에 관련하는 래치회로는 정논리의 수치가 제1의 신호선을 통하여 부논리의 수치가 제2의 신호선을 통하여 각각 제공하는 1비트의 신호의 수치를 유지하여 출력하는 1비트 상당의 래치수단을 복수 병렬로 배열한 래치회로로 유지하여 그의 정논리의 수치를 제3의 신호선으로, 부논리의 수치를 제4의 신호선으로 각각 출력하는 플립플롭과, 유지하여야 할 신호가 제공된 경우의 플립플롭에의 입력전압의 강하의 개시 시점이 제1의 신호선 또는 제2의 신호선중의 어느것 한편의 전압의 강하의 폭이 전원전압과 플립플롭을 구성하는 논리 게이트의 한계치 전압과의 차보다도 크게 되는 시점 이전으로 되도록 특성의 증폭수단과를 구비하고 있다.

또 본 발명에 관련하는 래치회로는 더욱 각 래치수단에 복수조의 제1의 신호선 및 제2의 신호선중의 일조를 선택적으로 제공하는 입력선택수단을 구비하고 있다.

본 발명에 관련하는 래치회로에는 유지하여야할 신호가 제공된 경우에 증폭수단에 의해 플립플롭에의 입력을 플립플롭을 구성하는 논리 게이트의 한계치 전압에 가까운 전압으로 강제적으로 제어한다.

또 본 발명의 관련하는 래치회로에는 복수의 입력중의 하나를 입력 선택수단에 의해 선택하여 증폭수단에 제공하는 것이 된다.

이하, 본 발명을 그의 실시예를 표시하는 단면에 의거하여 상술한다.

[제1의 실시예]

제4도는 상술의 제1도에 표시되어 있는 레지스터 1, 래치회로 2, X 신호선 4a, /X 신호선 4b, Q 신호선 5a, /Q 신호선 5b의 1비트에 상당하는 부분에 본 발명의 래치회로를 적용한 구성예를 구체적으로 표시하는 회로도이다.

즉, 제4도 표시되어 있는 회로구성을 필요한 비트수만큼 병렬로 배열하는 것에 의해 제1도에 표시되어 있는 바와같은 실제의 회로가 실현된다.

제4도에 있어서, 참조부호 1a,1b는 어느것이나 인버터를 표시하고 있어 상호의 출력과 입력이 접속되어 있다.

참조부호 1c,1d는 N형 FET로 있어, N형 FET 1c의 스스전극은 인버터 1a의 출력 및 인버터 1b의 입력에 접속되어 있어, N형 FET 1d의 소스전극은 인버터 1a의 입력 및 인버터 1b의 출력에 접속되어 있다.

이들의 인버터 1a,1b 및 N형 FET 1c,1d에 의해 제1도에 표시되어 있는 레지스터 1의 1비트에 상당하는 부분이 구성되어 있다.

참조부호 11a,11b는 상호의 출력과 제1의 입력이 접속된 NAND 게이트로 있고, 플립플롭 50을 구성하고 있다.

NAND 게이트 11a의 출력은 정논리의 Q 신호선 5a과 NAND 게이트 11b의 출력은 부논리의 /Q 신호선 5b과 각각 접속되어 있다.

또 참조부호 11c,11d,11e 및 11f는 어느것도 P형 FET로 있고, 각각의 소스 전극은 전원전압 Vcc에 접속되어 있다.

참조부호 11g,11h,11i,11k,11l는 어느것도 N형 FET로 있다.

이들 중의 N형 FET 11k 및 11l의 소스전극은 접지되어 있다.

P형 FET 11c,11e, 및 N형 FET 11g의 드레인 전극은 상호 접속되어 있고, 더욱 P형 FET 11f의 게이트 전극, N형 FET 11h의 게이트 전극 및 NAND 게이트 11a의 제2의 입력에도 접속되어 있다.

또 P형 FET 11d,11f 및 N형 FET 11h의 드레인 전극은 상호 접속되어 있고, 더욱 P형 FET 11e의 게이트 전극, N형 FET 11g의 게이트 전극 및 NAND 게이트 11b의 제2의 에도 접속되어 있다.

N형 FET 11g의 소스전극과, N형 FET 11i의 드레인 전극과가 또 N형 FET 11i의 소스 전극과 N형 FET 11k의 드레인 전극이 각각 상호 접속되어 있다.

또 N형 FET 11h의 소스전극과 N형 FET 11j의 드레인 전극이 또 N형 FET 11j의 소스전극과 N형 FET 11l의 드레인 전극이 각각 상호 되어 있다.

더욱 N형 FET 11k의 게이트 전극은 X 신호선 4a과, N형 11l의 게이트 전극은 /X 신호선 4b과 각각 접속되어 있다.

이들의 P형 FET 11c,11d,11e,11f,N형 FET 11g,11h,11i,11j,11k,11l에 의하여 증폭수단으로서의 차동증폭회로가 구성되어, 또 이 차동증폭회로와 NAND 게이트 11a,11b으로 래치회로 2의 1비트에 상당하는 부분이 구성되어 있다.

역시 참조부호 7a,7b는 제2도에 표시되고 있는 종래예와 동일하게 어느것도 P형 FET로 있다.

P형 FET 7a의 드레인 전극은 X 신호선 4a에 P형 FET 7b의 드레인 전극은 /X 신호선 4b에 각각 접속되어 있어, 더욱 양자의 소스전극은 어느것도 전원전압 Vcc에 접속되어 있다.

참조부호 8,9 및 10는 각각 RD 제어신호선 /HLD 제어신호선, /PCH 제어신호선을 표시하고 있다.

RD 제어신호선 8은 레지스터 1에서 치를 판독하기 위한 신호 RD의 신호선으로 있어 N형 FET 1c,1d의 게이트전극과 접속되어 있다.

/HLD 제어신호선 9는 래치회로 2에 수치를 유지시키기 위한 신호 /HLD의 신호선으로 있어 P형 FET 11c,11d 및 N형 FET 11i,11j의 게이트 전극과 접속되어 있다.

/PCH 제어신호선 10은 Q 신호선 5a 및 /Q 신호선 5b을 프리차지 하기 위한 신호 /PCH의 신호선으로 있어, P형 FET 7a,7b의 게이트 전극과 접속되어 있다.

다음에 상술과 같은 제4도에 표시되어 있는 본 발명의 래치회로 및 그것에 접속되어 있는 래치회로에 동작에 관하여 종래예와 동일한 X 신호선 4a의 전압 VX 및 /X 신호선 4b의 전압 V/X의 변화에 본 발명의 래치회로 2의 플립플롭 50을 구성하는 NAND 게이트 11a의 제2의 입력에 접속되어 있는 신호선(X1점)의 전압 VX1 및 NAND 게이트 11b의 제2의 입력에 접속되어 있는 신호선(/X1점)의 전압 V/X1의 변화를 겸해서 표시한 제5도에 파형도를 참조하여 설명한다.

인버터 1a,1b 및 N형 FET 1c,1d에 의해 구성되는 레지스터 1에서 본 발명의 래치회로 2에 데이타가 전송되는 이전에 상태에는 RD 제어신호선 8, /HLD 제어신호선 9 및 /PCH 제어신호선 10은 전체 논리 0로 되어 있다.

이때, N형 FET 1c,1d는 RD 제어신호선 8이 논리 0로 있음으로 비도통상태로 되어 있다.

이 때문에 인버터 1a,1b 는 X 신호선 4a 및 /X 신호선과 4b과는 차단된 상태로 되어 있다.

P형 FET 7a,7b는 /PCH 제어신호선 10이 논리 0로 있음으로 도통상태로 되어 있다.

이 때문에 X 신호선 4a 및 /X 신호선 4b을 논리 1에 프리차지 되어 있다.

또, /HLD 제어신호선 9이 논리 0로 있음으로 P형 FET 11c,11d는 도통상태로, N형 FET 11i,11j은 비도통상태로 각각 되어 있다.

따라서 NAND 게이트 11a,11b의 제2의 입력에는 논리 1가 입력됨으로 양자로 구성되는 플립플롭 50은 그의 시점의 수치를 유지한다.

역시 P형 FET 11e,11f 및 N형 FET 11g,11h은 게이트 전극에 논리 1가 입력되어 있음으로 P형 FET 11e,11f는 비도통상태로 N형 FET 11g,11h는 도통상태로 각각 되어 있다.

또 X 신호선 4a 및 /X 신호선 4b는 상술과 같이 어느것이나 논리 1에 프리차지 되어 있음으로 N형 FET 11k,11l는 도통상태로 되어 있다.

레지스터 1의 내용의 래치회로 2에의 전송은 RD 제어신호선 8, / HLD 제어신호선 9 및 /PCH 제어신호선 10의 전체를 논리 1로 하는 것에 의해 실행된다.

여기에서 레지스터 1의 내용이 수치 1로 있다고 가정한다.

N형 FET 1c,1d는 RD 제어신호선 8이 논리 1로 있음으로, 도통상태로 된다.

따라서, 이미 논리 1에 프라차지 되어 있는 /X 신호선 4b상의 전하는 논리 0를 출력하고 있는 인버터 1b의 N형 FET에 의하여 N형 FET 1d를 통하여 방전된다.

한편, 이미 논리 1에 프리차지 되어 있는 X 신호선 4a 상의 전하는 방전되지 않음으로 X 신호선 4a은 논리 1의 대로 유지된다.

/HLD 제어신호선 9이 논리 1의 상태로 되면 P형 FET 11c,11d는 비도통상태로 N형 FET 11i,11j는 도통상태로 각각 된다.

NAND 게이트 11a,11b의 제2의 입력에 접속되어 있는 신호선의 전압 VX1,V/X1이 전원전압 Vcc에 가까운 상태로는 P형 FET 11e,11f는 어느것도 비도통상태 혹은 약한 도통상태로 되어 있다.

따라서, NAND 게이트 11a,11b의 제2의 입력에 접속된 신호선의 전압 VX1, V/X1은 NAND 게이트 11a의 입력에 접속된 신호선의 전압 VX1, V/X1은 NAND 게이트 11a의 제2의 입력에 접속된 신호선의 전압 VX1이 NAND 게이트 11b의 제2의 입력에 접속된 신호선의 전압 V/X1 보다도 어느정도 낮은 상태를 유지하면서 급속히 강하하기 시작하여 NAND 게이트 11a,11b의 제2의 입력의 한계치 전압 V_th에 접근하여 간다.

이것은 /X 신호선 4b의 전압 V/X이 서서히 강하하여 가는것에 의해 N형 FET Hj의 드레인 전류가 감소하는 것이 이유하다.

또 NAND 게이트 11a,11b의 제2의 입력에 접속된 신호선에 전압 VX1,V/X1이 어느정도 강하하면, P형 FET 11e 및 11f는 강한 도통상태로 된다.

NAND 게이트 11a의 제2의 입력에 접속된 신호선의 전압 VX1이 NAND 게이트 11b의 제2의 입력에 접속된 신호선의 전압 V/X1보다도 어느정도 낮은 상태는 여전히 유지되어 있다.

이 때문에 P형 FET 11f의 드레인 전류는 P형 FET 11e의 드레인 전류보다도 많게 또 N형 FET 11g의 드레인 전류는 N형 FET 11h의 드레인 전류보다도 많다.

따라서, NAND 게이트 11a의 제2의 입력에 접속된 신호선의 전압 VX1과 NAND 게이트 11b의 입력에 접속된 신호선의 전압 V/X1의 차는 더욱 확대하고, 얼마안 있어 NAND 게이트 11b의 제2의 입력에 접속된 신호선의 전압 V/X1은 상승하기 시작한다.

NAND 게이트 11a의 재생에 접속된 신호선의 전압 VX1이 NAND 게이트 11a의 한계치 전압 Vth보다도 낮은 상태로 된 시점으로 NAND 게이트 11a는 Q 신호선 5a에 논리 1를 출력한다.

이것에 의해 NAND 게이트 11b는 /Q 신호선 5b에 논리 0를 출력함으로 레지스터 1에서 래치회로 2에의 데이타 전송이 완료한다.

이상과 같이 본 발명의 래치회로에 의하면, 래치회로내의 플립플롭 50을 구성하는 NAND 게이트 11a,11b에의 입력전압 VX1, V/X1의 강하가 레지스터 1와 래치회로 2과의 접속하는 정논리의 X 신호선 4a 부논리의 /X 신호선 4b중의 어느것 한편의 전압의 강하의 폭이 전원전압 Vcc와 N형 FET의 한계치 전압과의 차보다도 크게 되는 시점에서 이전에 개시된다.

이 때문에 X 신호선 4a의 전압 VX1 또는 /X 신호선 4b의 전압 V/X1이 강하하여 NAND 게이트 11a,11b의 한계치 전압 Vth 보다도 낮게 되는 시점보다도 이전에 NAND 게이트 11a,11b의 제2의 입력에 대한 전압 VX1,V/X1에 소망의 상태로 됨으로 레지스터 1에서 래치회로 2에의 데이타 전송이 고속으로 행하게 된다.

더욱 상술의 실시예에는 /HLD 제어신호선 9이 논리 1의 경우에 P형 FET 11e 및 N형 FET 11g,11i,11k가 제1희 인버터를 형성하고 있어, P형 FET 11f 및 N형 11h,11j,11l가 제2의 인버터를 형성하고 있다.

이들의 2개의 인버터는 상호의 출력을 입력으로 접속한 래치를 구성함으로, X 신호선 4A 및 /X 신호선 4b의 전압의 강하폭이 크게 되어 시간이 어늘 정도 경과한 후에는 관통전류가 흐르지 않은다고 하는 효과도 있다.

[제2의 실시예]

다음에 본 발명의 래치회로의 제2의 실시예에 관하여 그의 1비트에 상당하는 부분의 구성예를 표시하는 제6도의 회로도를 참조하여 설명한다.

역시 제6도의 회로도에는 제4도에 표시되어 있는 레지스터 1의 1비트에 상당하는 부분 및 X 신호선 4a 및 /X 신호선 4b을 프리차지하기 위한 P형 FET 7a,7b는 생략되어 있다.

또 이 제2의 실시예에는 일예로서, 레지스터 2에 대하여 신호 X와 신호 Y과의 어느것을 선택하여 입력하는 것이 가능한 구성이 표시되어 있다.

참조부호 11a,11b는 상호 출력과 제1의 입력과가 접속된 NAND 게이트이고, 플립플롭 50을 구성하고 있다.

또 참조부호 11c,11d,11e, 및 11f는 어느것이나 P형 FET로 있어 각각의 소스 전극은 전원전압 Vcc에 접속되어 있다.

참조부호 11g,11h,11i,11j,11k,11l,11m,11n,11o,11p는 어느것이나 N형 FET로 있다.

이들 중의 N형 FET 11k,11l,11o 및 11p의 소스전극은 접지되어 있다.

P형 FET 11c,11e 및 N형 FET 11g의 드레인 전극은 상호접속되어 있어, 더욱 P형 FET 11f의 게이트 전극 N형 FET 11h의 게이트전극, N형 FET 11h의 게이트 전극 및 NAND 게이트 11a의 제2의 입력과도 접속되어 있다.

또, P형 FET 11d, 1l 및 N형 FET 11h의 드레인 전극은 상호 접속되어 있고, 더욱 P형 FET 11e의 게이트 전극, N형 FET 11g의 게이트 전극 및 NAND 게이트 11b의 제2의 입력과도 접속되어 있다.

N형 FET 11g의 소스전극, N형 FET 11i의 드레인 전극 및 N형 FET 11m의 드레인 전극이 또 N형 FET 11h의 소스전극, N형 FET 11j의 드레인 전극 및 N형 FET 11n의 드레인 전극이 각각 상호 접속되어 있다.

또 N형 FET 11i의 소스전극과 N형 FET 11k의 드레인 전극이 또, N형 FET 11j의 소스전극과 N형 FET 11l의 드레인 전극이 각각 상호접속되어 있다.

더욱 N형 FET 11m의 소스전극과 N형 FET 110의 드레인 전극이 상호 접속되어, N형 FET 11n의 소스전극과, N형 FET 11p의 드레인 전극이 상호접속되어 있다.

본 제2의 실시예에는 이들의 P형 FET 11c,11d,11e,11f, N형 FET 11g, 11h에 의하여 증폭수단으로서의 차동증폭회로가 구성되어, 또 이 차동증폭회로와 NAND 게이트 11a,11b과로 래치회로 2의 1비트에 상당하는 부분이 구성되어 있다.

더욱 N형 FET 11i,11j,11k,11l에 의하여 입력 선택수단으로서의 입력선택회로의 1비트에 상당하는 부분이 구성되어 있다.

더욱 N형 FET 11i,11j,11k,11l에 의하여 입력선택수단으로서의 입력선택회로의 1비트에 상당하는 부분이 구성되어 있다.

참조부호 4a,4b는 상술의 제1의 실시예와 동일한 X 신호선 및 /X 신호선으로 있고, 정논리의 X 신호선 4a은 N형 FET 11k의 게이트 전극과 부논리의 /X 신호선 4b의 N형 FET 11l의 게이트 전극과 접속되어 있다.

또, 참조부호 14a,14b는 Y 신호선 및 /Y 신호선으로 있고, 정논리의 Y 신호선 14a는 N형 FET 110의 게이트 전극과, 부논리의 /Y 신호선 14b는 N형 FEP 11p의 게이트전극과 각각 접속되어 있다.

참조부호 9는 제1의 실시예와 동일한 /HLD 제어신호선으로 있고, P형 FET 11c의 게이트 전극 및 P형 FET 11d의 게이트 전극과 접속되어 있다.

참조부호 12는 신호 X를 래치회로 2에 입력하기 위한 XSEL 제어신호선으로 있고, N형 FET 11i의 게이트 전극 및 N형 FET 11j의 게이트전극과 접속되어 있다.

참조부호 13는 신호 Y를 래치회로 2에 입력하기 위한 YSEL 제어신호선으로 있고, N형 FET 11m의 게이트 전극 및 N형 FET 11n의 게이트전극과 접속되어 있다.

이 본 발명의 레지스터의 제2의 실시예에는 데이타를 유지하는 경우에는 /HLD 제어신호선, XSEL 제어신호선 12 및 YSEL 제어신호선 13의 전체가 논리 0의 상태로 된다.

또 X 신호선 4a 및 /X 신호선 4b에서 래치회로에 데이타를 거둬들이는 경우에는 /HLD 제어신호선 9 및 XSEL 제어신호선 12이 논리 1이 상태로 된다.

이것에 의해 N형 FET 11i,11j가 함께 도통상태로 되어 X 신호선 4a 및 /X 신호선 4b에서 N형 FET 11k,11l를 경유하여 데이타가 거둬들이게 된다.

이 때, N형 FET 11m,11n는 비도통상태로 됨으로 N형 FET 11m,11n,11o,11p가 래치회로 2의 동작에 영향을 제공하는 것은 없다.

Y 신호선 14a 및 /Y신호선 14b에서 래치회로 2에 데이타를 거둬들이는 경우에는 /HLD 제어신호선 9 및 YSEL 제어신호선 13이 논리 1의 상태로 된다.

이것에 의해 N형 FET 11m,11n가 함께 도통상태로 되어 Y 신호선 14a 및 /Y 신호선 14b에서 N형 FET 11o,11p를 경유하여 데이타가 거둬들이게 된다.

이 때, N형 FET 11i,11j,11k,11l가 래치회로 2의 동작에 영향을 제공하는 것은 없다.

이상과 같이 이 제2의 실시예에는 XSEL제어신호선 12 또는 YSEL 제어신호선 13의 논리를 제어하는 것에 의해 X 신호선 4a 및 /X 신호선 4b에서의 입력, 또는 Y 신호선 14a 및 /Y 신호선 14b에서의 입력중의 어느것을 선택하는 것이 가능하게 된다.

그 이외의 동작은 상술의 제1의 실시예와 동일하다.

또, X 신호선 4a 또는 /X 신호선 4b 혹은 Y 신호선 14a 또는 /Y 신호선 14b의 전압의 강하의 폭이 크게 되어 시간의 어느정도 경과한 후에는 관통전류가 흐르지 않은다는 효과도 제1의 실시예와 동일하다.

더욱 제6도에 표시되어 있는 제2의 실시예의 회로도에는 X,Y의 2개의 신호를 선택가능한 예가 표시되어 있지만, 정논리의 신호선(X 신호선 4a 또는 Y 신호선 14a)과 그것에 게이트 전극이 접속된 N형 FET(11l 또는 11k)와 부논리의 신호선 (/X 신호선 4b 또는 /y 신호선 14b)과 그것에 게이트 전극이 접속된 N형 FET(11l 또는 11p)와, 더욱 제어신호선(XSEL 제어신호선 12 또는 YSEL 제어신호선 13)과 그것에 게이드 전극이 접속되어 N형 FET 11g 또는 11h의 소스전극에 드레인 전극이 접속된 N형 FET(11i 및 11j 또는 11m 및 11n)과의 구성과 동일한 구성을 더욱 한조부가 하는 것에 의해 더욱 하나의 신호를 선택 대상으로서 부가하는 것이 가능하게 된다.

이상으로 상술한 바와같이 본 발명의 래치회로의 의하면, 래치회로내의 플립플롭을 구성하는 논리 게이트에의 입력전압의 강하가 레지스터와 래치회로과를 접속하는 제1 (정논리)의 신호선 또는 제2 (부논리)의 신호선내의 어느것 한편의 전압의 강하의 폭이 전원전압과 N형 FET의 한계치과의 차보다도 크게 되는 시점보다 이전에 개시된다.

이 때문에 제1의 신호선의 전압 또는 제2의 신호선의 전압이 강하하여 플립플롭을 구성하는 논리 게이트의 한계치 전압보다도 낮게 되는 시점보다도 이전에 양논리 게이트의 제2의 입력에 대한 전압이 소망의 상태로 됨으로 레지스터에서 래치회로에의 데이타 전소이 고속으로 행하게 된다.

또 본 발명의 래치회로에 의하면, 복수의 입력신호를 선택하는 제어신호선의 논리를 제어하는 것에 의해 어느것 하나의 입력신호를 선택하는 것이 가능하게 된다.

Claims

정논리의 수치가 제1의 신호선(4a)을 통하여 부논리의 수치가 제2의 신호선(4b)을 통하여 각각 제공되는 1비트의 신호의 수치를 유지하여 출력하는 1비트 상당의 래치수단을 복수 병렬로 배열한 래치회로를 구비하고, 상기 각 래치수단은, 복수의 논리 게이트로 구성되어, 제공된 신호의 수치를 유지하여 그의 전논리의 수치를 제3의 신호선(5a)에 부논리의 수치를 제4의 신호선(5b)에 각각 출력하는 플립플롭(50)과, 유지하여야 할 신호가 제공된 기어의 상기 플립플롭(50)에의 입력전압의 강하의 개시 시점이 상기 제1의 신호선(4a) 또는 상기 제2의 신호선(4b)내의 어느것 한편의 전압의 강하의 폭이 전원전압과 상기 플립플롭(50)을 구성하는 논리게이트의 한계치 전압과의 차보다도 크게 되는 시점 이전으로 되도록한 특성을 가지는 증폭수단을 포함하는 래치회로.
제1항에 있어서, 상기 증폭수단은, 소스전극이 전원전압에 게이트 전극이 제어신호선(/HCL)에 드레인 전극이 상기 플립플롭(50)을 구성하는 제1의 논리게이트(11a)의 입력에 각각 접속된 제1의 P형 FET(11c); 소스전극이 전원전압에 게이트 전극이 제어신호선(/HCL)에 드레인 전극이 상기 플립플롭(50)을 구성하는 제2의 논리게이트(11b)의 입력에 각각 접속된 제1의 P형 FET(11d); 소스전극이 전원전압에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에, 드레인전극이 상기 제1의 논리 게이트(11a)의 입력에 각각 접속된 제1의 P형 FET(11e); 소스전극이 전원전압에 게이트 전극이 상기 제2의 논리 게이트(11a)의 입력에, 드레인전극이 상기 제1의 논리 게이트(11b)의 입력에 각각 접속된 제1의 P형 FET(11f); 드레인전극이 상기 제1의 논리 게이트(11a)의 입력에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에 각각 접속된 제1의 N형 FET(11g); 드레인 전극이 상기 제2의 논리 게이트(11b)의 입력에, 게이트 전극이 상기 제1의 논리게이트(11a)의 입력에 각각 접속된 제2의 N형 FET(11h); 드레인 전극이 상기 제1의 N형 FET(11g)의 소스 전극에, 게이트 전극이 상기 제어신호선(/HLD)에 각각 접속된 제3의 N형 FET(11i); 드레인 전극이 상기 제2의 N형 FET(11h)의 소스 전극에 게이트 전극이 상기 제어신호선(/HLD)에 각각 접속된 제4의 N형 FET(11j); 드레인 전극이 상기 제3의 N형 FET(11i)의 소스전극에 게이트 전극이 상기 제1의 신호선4(qa)에 소스 전극이 접지전압에 각각 접속된 저것에5의 N형 FET(11k); 드레인 전극이 상기 제4의 N형 FET(11j)의 소스 전극에 게이트 전극이 상기 제2의 신호선(4b)에 소스 전극이 접지전압에 각각 접속된 저것에6의 N형 FET(11l)를 포함하는 래치회로.
정논리의 수치가 제1의 신호선(4a)을 통하여 부논리의 수치가 제2의 신호선(4b)을 통하여 각각 제공되는 제1비트의 신호의 수치를 유지하여 출력하는 1비트 상당의 래치수단을 복수 병렬도 배열한 래치회로를 구비하고, 상기 각 래치 수단은, 복수의 논리게이트로 구성되어 제공된 신호의 수치를 유지하여 그의 정논리의 수치를 제3의 신호선(5a)에 부논리의 수치를 제4의 신호선(5b)에 각각 출력하는 플립플롭(50); 유지하여야 할 신호가 제공된 경우의 상기 플립플롭(50)에의 입력전압의 강하의 개시 시점이 상기 제1의 신호선(4a) 또는 상기 제2의 신호선(4b)내의 어느것 한편의 전압의 강하의 폭이 전원전압과 상기 플립플롭(50)을 구성하는 논리 게이트의 한계치 전압과의 차보다도 크게 되는 시점이전으로 되도록 한 특징을 가지는 증폭수단과, 상기 각 래치수단에 i조(i는 1이상의 자연수)의 상기 제1의 신호선(4a) 및 제2의 신호선(4b)내의 한조의 신호를 선택적으로 제공하는 입력선택수단을 포함하는 래치수단.
제3항에 있어서, 상기 증폭수단은, 소스 전극이 전원전압에 게이트 전극이 제어신호선(/HLD)에 드레인 전극이 상기 플립플롭(50)을 구성하는 제1의 논리 게이트(11a)의 입력에 각각 접속된 제1의 P형 FET(11c); 소스 전극이 전원전압에 게이트 전극이 상기 제어신호선(/HLD)에, 드레인 전극이 상기 플립플롭(50)을 해서 구성하는 제2의 논리 게이트(11b)의 입력에 각각 접속된 제2의 P형 FET(11d); 소스 전극이 전원전압에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에 드레인 전극이 상기 제1의 논리 게이트(11a)의 입력에 각각 접속된 제3의 P형 FET(11e); 소스전극이 전원전압에 게이트 전극이 상기 제1의 논리게이트(11a)의 입력에 드레인 전극이 상기 제2의 논리게이트(11b)의 입력에 각각 접속된 제4의 P형 FET(11f); 드레인전극이 상기 제1의 논리게이트(11a)의 입력에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에 각각 접속된 제1의 N형 FET(11g)와, 드레인전극이 상기 제2의 논리게이트(11b)의 입력에 게이드전극이 상기 제1의 논리 게이트(11a)의 입력에 각각 접속된 제2의 N형 FET(11h); 와를 포함하고, 상기 입력선택수단은, i조의 드레인전극이 상기 제1의 N형 FET(11g)의 소스전극에, 게이트전극이 제 i의 선택신호선(12,13)에 각각 접속된 제3의 N형 FET(11i,11m) 드레인전극이 제2의 N형 FET(11h)의 소스전극에 게이트전극이 제 i의 선택신호선(12,13)에 각각 접속된 제4의 N형 FET(11j,11n); 드레인전극이 상기 제3의 N형 FET(11i,11m)의 소스전극에 게이드전극이 제i조의 제1의 신호선(4a,14a)에 소스전극이 접지전압에 각각 접속된 제5의 N형 FET(11k,11o);와, 드레인전극이 상기 제4의 N형 FET(11j,11n)의 소스전극으로, 게이트전극이 제i조의 제2의 신호선(4b,14b)으로 소스 전극이 접지전압으로 각각 접속된 제6의 N형 FET(11l,11p)를 포함하는 래치회로.