KR960019991A - 래치회로 - Google Patents

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KR960019991A
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후까미 사또
고우이치 후지타
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Abstract

1비트 상당분의 회로로서, 복수의 NAND 게이트 11a, 11b로 구성되어 제공된 신호의 수치를 유지하여 그의 정논리의 수치를 Q신호선 5a에 부논리의 수치를 /Q 신호선 5b에 각각 출력하는 플립플롭 50과 복수의 P형 FET 및 N형 FET로 구성되어, 유지하여야할 신호가 제공된 경우의 플립플롭 50에의 입력전압의 강하의 개시 시점이 X신호선 4a 또는 /X신호선 4b내의 어느것 한편의 전압의 강하의 폭이 전원전압과 NAND 게이트 11a, 11b의 한계치 전압과의 차보다도 크게 되는 시점 이전으로 되도록 한 특성의 차동증폭회로과를 구비한 래치회로.
주로서 정보처리장치의 내부 구성요소로서 사용되어 신호가 입력된 때에 래치회로의 플립플롭 50에의 입력신호의 전압을 구성하는 논리게이트의 한계치 전압이 접근하도록 한다.

Description

래치 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 래치회로의 제1의 실시예의 1비트에 상당하는 부분의 구성예를 그것에 접속되는 레지스터 등의 1비트에 상당하는 부분의 구성예와 함께 표시하는 회로도,
제6도는 본 발명의 래치회로의 제2의 실시예의 1비트에 상당하는 부분의 구성예를 표시하는 회로도.

Claims (4)

  1. 정논리의 수치가 제1의 신호선(4a)을 통하여 부논리의 수치가 제2의 신호선(4b)을 통하여 각각 제공되는 1비트의 신호의 수치용 유지하여 출력하는 1비트 상당의 래치수단을 복수 병렬로 배열한 래치회로를 구비하고, 상기 각 래치수단은, 복수의 논리 게이트로 구성되어, 제공된 신호의 수치를 유지하여 그의 정논리의 수치를 제3의 신호선(5a)에 부논리의 수치를 제4의 신호선(5b)에 각각 출력하는 플립플롭(50)과, 유지하여야 할 신호가 제공된 경우의 상기 플립플롭(50)에의 입력전압의 강하의 개시 시점이 상기 제1의 신호선(4a) 또는 상기 제2의 신호선(4b)내의 어느것 한편의 전압의 강하의 폭이 전원전압과 상기 플립플롭(50)을 구성하는 논리게이트의 한계치 전압과의 차보다도 크게 되는 시점 이전으로 되도록 한 특성을 가지는 증폭수단을 포함하는 래치회로.
  2. 제1항에 있어서, 상기 증폭수단은, 소스전극이 전원전압에 게이트 전극이 제어신호선(/HLD)에 드레인 전극이 상기 플립플롭(50)을 구성하는 제1의 논리게이트(11a)의 입력에 각각 접속된 제1의 P형 FET(11c); 소스 전극이 전원전압에 게이트 전극이 상기 제어신호선(/HLD)에 드레인 전극이 상기 플립플롭(50)을 구성하는 제2의 논리게이트(11b)의 입력에 각각 접속된 제2의 P형 FET(11d); 소스 전극이 전원전압에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에, 드레인전극이 상기 제1의 논리 게이트(11a)의 입력에 각각 접속된 제3의 P형 FET(11e); 소스 전극이 전원전압에 게이트 전극이 상기 제1의 논리 게이트(11a)의 입력에 드레인 전극이 상기 제2의 논리 게이트(11b)의 입력에 각각 접속된 제4의 P형 FET(11f); 드레인전극이 상기 제1의 논리 게이트(11a)의 입력에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에 각각 접속된 제1의 N형 FET(11g); 드레인 전극이 상기 제2의 논리 게이트(11b)의 입력에, 게이트 전극이 상기 제1의 논리게이트(11a)의 입력에 각각 접속된 제2의 N형 FET(11h); 드레인 전극이 상기 제1의 N형 FET(11g)의 소스 전극에, 게이트 전극이 상기 제어신호선(/HLD)에 각각 접속된 제3의 N형 FET(11i); 드레인 전극이 상기 제2의 N형 FET(11h)의 소스 전극에 게이트 전극이 상기 제어신호선(/HLD)에 각각 접속된 제4의 N형 FET(11i); 드레인 전극이 상기 제3의 N형 FET(11i)의 소스전극에 게이트 전극이 상기 제1의 신호선(4a)에 소스 전극이 접지전압에 각각 접속된 제5의 N형 FET(11k); 드레인 전극이 상기 제4의 N형 FET(11j)의 소스 전극에 게이트 전극이 상기 제2의 신호선(4b)에 소스 전극이 접지전압에 각각 접속된 제6의 N형 FET(11l)를 포함하는 래치회로.
  3. 정논리의 수치가 제1의 신호선(4a)를 통하여 부논리의 수치가 제2의 신호선(4b)을 통하여 각각 제공되는 1비트의 신호의 수치를 유지하여 출력하는 1비트 상당의 래치수단을 복수 병렬로 배열한 래치회로를 구비하고, 상기 각 래치 수단은, 복수의 논리게이트로 구성되어 제공된 신호의 수치를 유지하여 그의 정논리의 수치를 제3의 신호선(5a)에 부논리의 수치를 제4의 신호선(5b)에 각각 출력하는 플립플롭(50); 유지하여야 할 신호가 제공된 상기 플립플롭(50)에의 입력전압의 강하의 개시 시점이 상기 제1의 신호선(4a) 또는 상기 제2의 신호선(4b)내의 어느것 한편의 전압의 강하의 폭이 전원전압과 상기 플립플롭(50)은 구성하는 논리 게이트의 한계치 전압과의 차보다도 크게 되는 시점이전으로 되도록 한 특성을 가지는 증폭수단과, 상기 각 래치수단에 i조(i는 1이상의 자연수)의 상기 제1의 신호선(4a) 및 제2신호선(4b)내의 한조의 신호를 선택적으로 제공하는 입력선택수단을 포함하는 래치수단.
  4. 제3항에 있어서, 상기 증폭수단은, 소스 전극의 전원전압에 게이트 전극이 제어신호선(/HLD)에 드레인 전극이 상기 플립플롭(50)을 구성하는 제1의 논리 게이트(11a)의 입력에 각각 접속된 제1의 P형 FET(11c); 소스 전극이 전원전압에 게이트 전극이 상기 제어신호선(/HLD)에, 드레인 전극이 상기 플립플롭(50)을 구성하는 제2의 논리 게이트(11b)의 입력에 각각 접속된 제2의 P형 FET(11d); 소스 전극이 전원전압에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에 드레인 전극이 상기 제1의 논리 게이트(11a)의 입력에 각각 접속된 제3의 P형 FET(11e); 소스전극이 전원전압에 게이트 전극이 상기 제1의 논리게이트(11a)의 입력에 드레인 전극이 상기 제2의 논리게이트(11b)의 입력에 각각 접속된 제4의 P형 FET(11f); 드레인전극이 상기 제1의 논리게이트(11a)의 입력에 게이트 전극이 상기 제2의 논리 게이트(11b)의 입력에 각각 접속된 제1의 N형 FET(11g)와, 드레인전극이 상기 제2의 논리게이트(11b)의 입력에 게이트전극이 상기 제1의 논리 게이트(11a)의 입력에 각각 접속된 제2의 N형 FET(11h); 와를 포함하고, 상기 입력선택수단은, i조의 드레인전극이 상기 제1의 N형 FET(11g)의 소스전극에, 게이트전극이 제i의 선택신호선(12, 13)에 각각 접속된 제3의 N형 FET(11i, 11m)드레인전극이 상기 제2의 N형 FET(11h)의 소스전극에 게이트전극이 제i의 선택신호선(12, 13)에 각각 접속된 제4의 N형 FET(11i, 11n); 드레인전극이 상기 제3의 N형 FET(11i, 11m)의 소스 전극에 게이트 전극이 제i조의 제1의 신호선(4a, 14a)에 소스 전극이 접지전압에 각각 접속된 제5의 N형 FET(11k, 11o); 와, 드레인전극이 상기 제4의 N형 FET(11i, 11n)의 소스전극으로, 게이트전극이 제i조의 제2의 신호선(4b,14b)으로 소스 전극이 정지전압으로 각각 접속된 제6의 N형 FET(11l,11p)를 포함하는 래치회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950039461A 1994-11-07 1995-11-02 래치회로 KR0159214B1 (ko)

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