KR970051131A - 반도체 메모리의 센스 앰프 출력 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리에서 데이타 출력 버퍼의 동작 시점이 외부에서 인가되는 출력 인에이블 신호에 의존하는 대신 센스 앰프에서 출력되는 신호의 레벨에 의해 조정이 되도록 한 것으로, 센스 인에이블 신호에 따라 메모리 셀에서 리드되는 데이타를 센싱하는 센스 앰프와, 상기 센스 앰프에서 출력되는 데이타 신호와 상기 데이타 신호가 반전된 데이타 바 신호의 갭이 소정의 값 이하일 때에는 동일한 상태의 신호를 출력하다가, 상기 신호의 갭이 소정의 값 이상으로 벌어질 때 서로 다른 상태의 신호를 발생하는 슈미트 트리거 회로와, 래치 인에이블 신호가 입력됨에 따라, 상기 슈미트 트리거 회로의 출력 신호를 각각 반전하여 출력하는 데이타 래치 회로와, 출력 인에이블 신호가 입력됨에 따라, 상기 데이타 래치 회로에서 출력되는 신호가 서로 다른 상태일 때 상기 센스 앰프에서 출력되는 데이타 신호와 동일한 상태의 신호를 출력하는 데이타 출력 버퍼를 포함하여 구성되는 반도체 메모리의 센스 앰프 출력 제어 회로에 관한 것이다.

Description

반도체 메모리의 센스 앰프 출력 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 센스 앰프의 출력 제어 회로를 나타낸 도면.

Claims (9)

  1. 센스 인에이블 신호에 따라 메모리 셀에서 리드되는 데이타를 센싱하는 센스 앰프와; 상기 센스 앰프에서 출력되는 데이타 신호와 상기 데이타 신호가 반전된 데이타 바 신호의 갭이 소정의 값 이하일 때에는 동일한 상태의 신호를 출력하다가, 상기 신호의 갭이 소정의 값 이상으로 벌어질 때 서로 다른 상태의 신호를 발생하는 슈미트 트리거 회로와; 래치 인에이블 신호가 입력됨에 따라, 상기 슈미트 트리거 회로의 출력 신호를 각각 반전하여 출력하는 데이타 래치 회로와; 출력 인에이블 신호가 입력됨에 따라, 상기 데이타 래치 회로에서 출력되는 신호가 서로 다른 상태일 때 상기 센스 앰프에서 출력되는 데이타 신호와 동일한 상태의 신호를 출력하는 데이타 출력 버퍼를 포함하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  2. 제1항에 있어서, 상기 슈미트 트리거 회로는 상기 센스 앰프에서 출력되는 데이타 신호에 대해 소정 값의 히스테리시스 특성을 가지고, 상기 데이타 신호를 반전하여 출력하는 제1슈미트 트리거와; 상기 센스 앰프에서 출력되는 데이타 바 신호에 대해 소정 값의 히스테리시스 특성을 가지고, 상기 데이타 바 신호를 반전하여 출력하는 제2슈미트 트리거를 포함하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  3. 제2항에 있어서, 상기 제1슈미트 트리거는 전원 전압과 접지 사이에 차례로 연결되고, 각각의 게이트에는 상기 센스 앰프에서 출력되는 데이타 신호가 인가됨으로써 인버터를 형성하는 제1, 제2피 모스 트랜지스터 및 제1, 제2엔 모스 트랜지스터와; 드레인이 접지되며 소스는 상기 제1, 제2피 모스 트랜지스터의 드레인-소스 접속점에 연결되고 게이트는 상기 인버터의 출력단자에 연결되어, 상기 센스 앰프에서 출력되는 데이타 신호가 하이에서 로우로 변화될 때 상기 인버터의 출력 신호가 로우에서 하이로 변화되는 전압을 소정의 값만큼 더 낮추는 히스테리시스 특성을 부여하는 제3피 모스 트랜지스터와; 드레인이 전원 전압에 연결되며 소스는 상기 제1, 제2엔 모스 트랜지스터의 소스-드레인 접속점에 연결되고 게이트는 상기 인버터의 출력 단자에 연결되어, 상기 센스 앰프에서 출력되는 데이타 신호가 로우에서 하이로 변화될 때 상기 인버터의 출력 신호가 하이에서 로우로 변화되는 전압을 소정의 값만큼 더 높이는 히스테리시스 특성을 부여하는 제3엔 모스 트랜지스터를 포함하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  4. 제3항에 있어서, 상기 센스 앰프에서 출력되는 데이타 신호가 하이에서 로우로 변화될 때 상기 인버터의 출력 신호가 로우에서 하이로 변화되는 전압은 상기 제1피 모스 트랜지스터와 제3피 모스 트랜지스터의 구동 능력에 의해 결정됨을 특징으로 하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  5. 제3항에 있어서, 상기 센스 앰프에서 출력되는 데이타 신호가 로우에서 하이로 변화될 때 상기 인버터의 출력 신호가 하이에서 로우로 변화되는 전압은 상기 제2엔 모스 트랜지스터와 제3엔 모스 트랜지스터의 구동 능력에 의해 결정됨을 특징으로 하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  6. 제2항에 있어서, 상기 제2슈미트 트리거는 상기 제1슈미트 트리거와 동일하게 구성되어, 상기 센스 앰프에서 출력되는 데이타 바 신호가 하이에서 로우로 변화될 때 출력 신호가 로우에서 하이로 변화되는 전압을 소정의 값만큼 더 낮추는 히스테리시스 특성을 가지며, 상기 데이타 바 신호가 로우에서 하이로 변화될 때 상기 출력 신호가 하이에서 로우로 변화되는 전압을 소정의 값만큼 더 높이는 히스테리시스 특성을 가지는 것을 특징으로 하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  7. 제1항에 있어서, 상기 래치 인에이블 신호와 출력 인에이블 신호는 상기 센스 인에이블 신호와 동일한 시점에서 인에이블됨을 특징으로 하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  8. 제1항에 있어서, 상기 데이타 래치 회로는 래치 인에이블 신호가 입력됨에 따라, 상기 슈미트 트리거 회로의 출력 신호를 각각 반전하여 데이타 출력 버퍼로 출력하는 제1, 제2래치를 포함하는 반도체 메모리의 센스 앰프 출력 제어 회로.
  9. 제8항에 있어서, 상기 데이타 출력 버퍼는 상기 출력 인에이블 신호와 제1래치의 출력 신호를 낸드 연산하는 제1낸드 게이트와; 상기 제1낸드 게이트의 출력 신호와 상기 제2래치의 출력 신호를 노아 연산하는 제1노아 게이트와; 상기 제1노아 게이트의 출력 신호를 반전하는 제1인버터와; 소스가 전원 전압에 연결되고 드레인이 출력단자와 연결되며 게이트에는 상기 제1인버터의 출력 신호가 인가되는 피 모스 트랜지스터와; 반전된 출력 인에이블 신호와 상기 제1래치의 출력 신호를 노아 연산하는 제2노아 게이트와; 상기 제2노아 게이트의 출력 신호와 상기 제2래치의 출력 신호를 낸드 연산하는 제2낸드 게이트와; 상기 제2낸드 게이트의 출력 신호를 반전하는 제2인버터와; 소스가 접지되고 드레인이 출력 단자와 연결되며 게이트에는 상기 제2인버터의 출력 신호가 인가되는 엔 모스 트랜지스터를 포함하는 반도체 메모리의 센스 앰프 출력 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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