KR970055518A - 메모리의 출력버퍼회로 - Google Patents

메모리의 출력버퍼회로 Download PDF

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황명하
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Abstract

하이레벨의 전원전압이 공급될 때 출력버퍼의 구동신호의 슬로프(slope)를 작게하여 출력 데이타의 바운싱(bouncing)을 줄이도록 하는 메모리의 데이타 출력버퍼회로에 관한 것으로, 이와같은 본 발명의 목적을 달성하기 위한 수단은 외부로부터 공급되는 전원전압의 레벨을 검출하여 그 검출에 따른 제1, 제2검출신호를 각각 출력하는 전원전압 레벨 검출수단과, 상기 전원전압 레벨 검출수단으로부터 출력되는 제1, 제2검출신호에 의해 제1, 제2소정전압을 각각 발생하는 제1,제2전압 발생수단과, 제1, 제2전압 발생수단으로부터 출력되는 제1, 제2전압에 의해 외부로부터 입력되는 출력인에이블신호의 반전신호 및 센스증폭기로부터 출력되는 데이타에 따른 제1, 제2출력버퍼 구동신호를 각각 발생하는 구동신호 발생수단과, 상기 구동신호 발생수단에서 각각 발생되는 제1, 제2구동신호에 의해 구동되어 데이타를 출력하는 출력버퍼를 포함하여 구성된다.

Description

메모리의 출력버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 메모리의 데이타 출력버퍼회로도,
제4도는 제3도의 전압 발생부의 출력전압의 특성을 나타낸 도면.

Claims (5)

  1. 외부로부터 공급되는 전원전압의 레벨을 검출하여 그 검출에 따른 제1, 제2검출신호를 각각 출력하는 전원전압 레벨 검출수단고, 상기 전원전압 레벨 검출수단으로부터 출력되는 제1, 제2검출신호에 의해 제1, 제2소정전압을 각각 발생하는 제1, 제2전압 발생수단과, 상기 제1, 제2전압 발생수단으로부터 출력되는 제1, 제2전압에 의해 외부로부터 입력되는 출력인에이블신호의 반전시호 및 센스증폭기로부터 출력되는 데이타에 따른 제1, 제2출력버퍼 구동신호를 각각 발생하는 구동신호 발생구단과, 상기 구동신호 발생수단에서 각각 발생되는 제1, 제2구동신호에 의해 구동되어 데이타를 출력하는 출려버퍼를 포함하여 구성되는 것을 특징으로 하는 메로리의 출력버퍼회로.
  2. 제1항에 있어서, 상기 전원전압 레벨 검출수단은 드레인단자에 전원전압단자 및 자신의 게이트단자가 공통 연결되는 제1엔모스 트랜지스터와, 드레인단자에 상기 제1엔모스 트랜지스터의 소스단자 및 자신의 게이트단자가 공통 연결되는 제2엔모스 트랜지스터와, 드레인단자에 상기 제2엔모스 트랜지스터의 소스단자 및 출력라인이 공통 연결되고, 게이트단자에 상기 전원전압단자가 연결되며, 소스단자에 접지전압단자가 연결되는 제3엔모스 트랜지스터와, 상기 제3엔모스트랜지스터의 출력라인과 입출력단자가 순차 연결되는 제1 내지 제3인버터로 구성되는 것을 특징으로 하는 메모리의 출력버퍼회로.
  3. 제1항에 있어서, 상기 제1전압 발생수단은 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 전원전압 레벨 검출수단의 제1검출신호라인이 연결되는 제1피모스 트랜지스터와, 드레인단자에 상기 제1피모스 트랜지스터의 드레인단자 및 자신의 게이트단자가 연결되는 제1엔모스 트랜지스터와, 드레인단자에 상기 제1엔모스 트랜지스터의 소스단자 및 자신의 게이트단자가 연결되는 제2엔모스 트랜지스터와, 드레인단자에 상기 제2엔모스 트랜지스터의 소스단자 및 제1출력전압라인이 공통 연결되고, 게이트단자에 전원전압단자가 연결되는 제3엔모스 트랜지스터와, 드레인단자에 상기 제3엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 전원전압 레벨 검출수단의 제2검출신호라인이 연결되며, 소스단자에 접지전압단자가 연결되는 제4엔모스 트랜지스터와, 소스단자에 전원전압단자가 연결되고, 게이트단자에 접지전압단자가 연결되며, 드레인단자에 상기 제2출력전압라인이 연결되는 제2피모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리의 출력버퍼회로.
  4. 제1항에 있어서, 상기 제2전압 발생수단은 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 전원전압 레벨 검출수단의 제2검출신호라인이 연결되는 제1피모스 트랜지스터와, 드레인단자에 상기 제1피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 접지전압단자가 연결되는제2피모스 트랜지스터와, 소스단자에 상기 제2피모스 트랜지스터의 드레인단자 및 제2출력전압라인이 공통 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제3피모스 트랜지스터와, 소스단자에 상기 제3피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제4피모스 트랜지스터와, 드레인단자에 상기 제4피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 상기 전원전압 레벨 검출수단의 제2검출신호라인이 연결되며, 소스단자에 상기 접지전압단자가 연결되는 제1엔모스 트랜지스터와, 드레인단자에 상기 제2출력전압라인이 연결되고, 게이트단자에 전원전압단자가 연결되는 제2엔모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리의 출력버퍼회로.
  5. 제1항에 있어서, 상기 구동신호 발생수단은 외부로부터 입력되는 출력인에이블신호의 반전신호를 인버팅하는 제1인버터와, 센스증폭기로부터 출력되는 데이타를 인버팅하는 제2인버터와, 상기 제1, 제2인버터로부터 각각 출력되는 신호를 노아링하는 노아 게이트와, 상기 제1, 제2인버터로부터 각각 출력되는 신호를 낸딩하는 낸드 게이트와, 상기 출력인에이블신호의 반전신호 및 상기 제1인버터로부터 출력되는 신호에 의해 서로 상반도게 인에이블되어 상기 노아 게이트로부터 출력되는 신호를 선택적으로 인버팅하는 제3, 제4인버터와, 상기 출력인에이블신호의 반전신호 및 상기 제1인버터로부터 출력되는 신호에 의해 서로 상반되게 인에이블되어 상기 낸드 게이트로부터 출력되는 신호를 선택적으로 인버팅하여 출력하는 제5, 제6인버터와, 상기 제1, 제2전압 발생수단에서 각각 발생된 제1, 제2전압에 의해 스위칭되어 상기 제2, 제4인버터로부터 각각 출력되는 신호를 출력하는 제1, 제2전송게이트로 구성되는 것을 특징으로 하는 메모리의 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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KR100945811B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 데이터 출력 회로
US7847594B2 (en) 2008-08-08 2010-12-07 Hynix Semiconductor Inc. Data output circuit of a semiconductor integrated circuit

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