JP2764576B2 - 半導体メモリのセンスアンプ出力制御回路 - Google Patents
半導体メモリのセンスアンプ出力制御回路Info
- Publication number
- JP2764576B2 JP2764576B2 JP8342951A JP34295196A JP2764576B2 JP 2764576 B2 JP2764576 B2 JP 2764576B2 JP 8342951 A JP8342951 A JP 8342951A JP 34295196 A JP34295196 A JP 34295196A JP 2764576 B2 JP2764576 B2 JP 2764576B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- data
- sense amplifier
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの出
力信号制御回路に係るものであり、詳しくは、センスア
ンプ(sense amplifier) の出力信号により出力バッファ
が自動に制御される半導体メモリのセンスアンプ出力制
御回路に関する。
力信号制御回路に係るものであり、詳しくは、センスア
ンプ(sense amplifier) の出力信号により出力バッファ
が自動に制御される半導体メモリのセンスアンプ出力制
御回路に関する。
【０００２】
【従来の技術】従来、半導体メモリにおいては、図３に
示すように、データの貯蔵されるメモリセルアレイ１０
と、入力されたアドレスをバッファリングするアドレス
バッファ２０と、該アドレスバッファ２０の出力信号に
より前記メモリセルアレイ１０のメモリセルを選択する
ローディコーダ(row decoder) ３０及びカラムディコー
ダ４０と、該選択されたメモリセルから出力したデータ
をセンシングするセンスアンプ６０と、該センスアンプ
６０の出力信号をラッチするデータラッチ回路７０と、
該データラッチ回路７０の出力信号をバッファリングす
るデータ出力バッファ８０と、該データ出力バッファ８
０の出力信号を外部に伝達する入出力パッド９０と、前
記アドレスバッファ２０から入力された信号の遷移を検
出し、前記センスアンプ６０及びデータラッチ回路７０
の動作を制御するアドレス遷移検出部５０と、から構成
されている。
示すように、データの貯蔵されるメモリセルアレイ１０
と、入力されたアドレスをバッファリングするアドレス
バッファ２０と、該アドレスバッファ２０の出力信号に
より前記メモリセルアレイ１０のメモリセルを選択する
ローディコーダ(row decoder) ３０及びカラムディコー
ダ４０と、該選択されたメモリセルから出力したデータ
をセンシングするセンスアンプ６０と、該センスアンプ
６０の出力信号をラッチするデータラッチ回路７０と、
該データラッチ回路７０の出力信号をバッファリングす
るデータ出力バッファ８０と、該データ出力バッファ８
０の出力信号を外部に伝達する入出力パッド９０と、前
記アドレスバッファ２０から入力された信号の遷移を検
出し、前記センスアンプ６０及びデータラッチ回路７０
の動作を制御するアドレス遷移検出部５０と、から構成
されている。
【０００３】且つ、前記データラッチ回路７０において
は、図４に示すように、電源と接地間に各ＰＭＯＳトラ
ンジスタ７１、７２及び各ＮＭＯＳトランジスタ７３、
７４が順次接続され、ＰＭＯＳトランジスタ７２及びＮ
ＭＯＳトランジスタ７３の各ゲート端子には前記センス
アンプ６０の出力信号ＳＯＵＴが共通印加される。又、
前記ＮＭＯＳトランジスタ７４のゲート端子にはラッチ
イネーブル信号ＬＥが印加され、前記ＰＭＯＳトランジ
スタ７１のゲート端子にはインバータ７５で反転し、ラ
ッチイネーブル信号ＬＥが印加され、ＭＯＳトランジス
タ７１〜７４の出力信号は、ＰＭＯＳトランジスタ７２
とＮＭＯＳトランジスタ７３との共通ドレイン接続点か
ら出力され、各インバータ７６、７７を経てデータ出力
バッファ８０に出力されるようになっている。
は、図４に示すように、電源と接地間に各ＰＭＯＳトラ
ンジスタ７１、７２及び各ＮＭＯＳトランジスタ７３、
７４が順次接続され、ＰＭＯＳトランジスタ７２及びＮ
ＭＯＳトランジスタ７３の各ゲート端子には前記センス
アンプ６０の出力信号ＳＯＵＴが共通印加される。又、
前記ＮＭＯＳトランジスタ７４のゲート端子にはラッチ
イネーブル信号ＬＥが印加され、前記ＰＭＯＳトランジ
スタ７１のゲート端子にはインバータ７５で反転し、ラ
ッチイネーブル信号ＬＥが印加され、ＭＯＳトランジス
タ７１〜７４の出力信号は、ＰＭＯＳトランジスタ７２
とＮＭＯＳトランジスタ７３との共通ドレイン接続点か
ら出力され、各インバータ７６、７７を経てデータ出力
バッファ８０に出力されるようになっている。
【０００４】更に、前記データ出力バッファ８０におい
ては、出力イネーブル信号ＯＥを反転するインバータ８
１と、該インバータ８１の出力信号と前記データラッチ
回路７０の出力信号とを否定論理和するＮＯＲゲート８
２と、該ＮＯＲゲート８２の出力信号を反転するインバ
ータ８３と、前記出力イネーブル信号ＯＥと前記データ
ラッチ回路７０の出力信号とを否定論理積するＮＡＮＤ
ゲート８４と、該ＮＡＮＤゲート８４の出力信号を反転
するインバータ８５と、電源電圧Ｖｃｃと接地間に順次
接続され、前記各インバータ８３、８５の出力信号が夫
々ゲートに印加されるＰＭＯＳトランジスタ８６及びＮ
ＭＯＳトランジスタ８７と、を備え、該データ出力バッ
ファ８０の出力端子がＮＭＯＳトランジスタ８６、８７
の共通ドレイン接続点に接続され、該出力端子と接地間
にロードキャパシタ８８が接続されていた。そして、前
記データ出力バッファ８０には、半導体メモリのソケッ
トによるインダクタンスＬｓと、電源側のリードフレー
ム(lead frame)及びボンディングワイヤ(bonding wire)
によるインダクタンスＬｖと、接地側のリードフレーム
及びボンディングワイヤによるインダクタンスＬｇと、
が介在している。
ては、出力イネーブル信号ＯＥを反転するインバータ８
１と、該インバータ８１の出力信号と前記データラッチ
回路７０の出力信号とを否定論理和するＮＯＲゲート８
２と、該ＮＯＲゲート８２の出力信号を反転するインバ
ータ８３と、前記出力イネーブル信号ＯＥと前記データ
ラッチ回路７０の出力信号とを否定論理積するＮＡＮＤ
ゲート８４と、該ＮＡＮＤゲート８４の出力信号を反転
するインバータ８５と、電源電圧Ｖｃｃと接地間に順次
接続され、前記各インバータ８３、８５の出力信号が夫
々ゲートに印加されるＰＭＯＳトランジスタ８６及びＮ
ＭＯＳトランジスタ８７と、を備え、該データ出力バッ
ファ８０の出力端子がＮＭＯＳトランジスタ８６、８７
の共通ドレイン接続点に接続され、該出力端子と接地間
にロードキャパシタ８８が接続されていた。そして、前
記データ出力バッファ８０には、半導体メモリのソケッ
トによるインダクタンスＬｓと、電源側のリードフレー
ム(lead frame)及びボンディングワイヤ(bonding wire)
によるインダクタンスＬｖと、接地側のリードフレーム
及びボンディングワイヤによるインダクタンスＬｇと、
が介在している。
【０００５】このように構成された従来半導体メモリの
センスアンプ出力制御回路の動作について説明する。先
ず、アドレス信号の入力によりセンスアンプ６０がイネ
ーブルされ出力信号ＳＯＵＴを出力すると、この時点か
ら所定時間ｔｄ１の経過した時点においてラッチイネー
ブル信号ＬＥはハイ状態になり、ＰＭＯＳトランジスタ
７１及びＮＭＯＳトランジスタ７４がターンオンする。
このとき、センスアンプ６０がハイ状態の信号ＳＯＵＴ
を出力すると、ＰＭＯＳトランジスタ７２はターンオ
フ、ＮＭＯＳトランジスタ７３はターンオンし、前記デ
ータラッチ回路７０はロー状態の信号を出力する。且
つ、前記センスアンプ６０がロー状態の信号ＳＯＵＴを
出力すると、ＰＭＯＳトランジスタ７２及びＮＭＯＳト
ランジスタ７３は夫々ターンオン、ターンオフし、前記
データラッチ回路７０はハイ状態の信号を出力する。即
ち、前記ＭＯＳトランジスタ７１〜７４は前記センスア
ンプ６０の出力信号ＳＯＵＴを反転し出力するようにな
る。
センスアンプ出力制御回路の動作について説明する。先
ず、アドレス信号の入力によりセンスアンプ６０がイネ
ーブルされ出力信号ＳＯＵＴを出力すると、この時点か
ら所定時間ｔｄ１の経過した時点においてラッチイネー
ブル信号ＬＥはハイ状態になり、ＰＭＯＳトランジスタ
７１及びＮＭＯＳトランジスタ７４がターンオンする。
このとき、センスアンプ６０がハイ状態の信号ＳＯＵＴ
を出力すると、ＰＭＯＳトランジスタ７２はターンオ
フ、ＮＭＯＳトランジスタ７３はターンオンし、前記デ
ータラッチ回路７０はロー状態の信号を出力する。且
つ、前記センスアンプ６０がロー状態の信号ＳＯＵＴを
出力すると、ＰＭＯＳトランジスタ７２及びＮＭＯＳト
ランジスタ７３は夫々ターンオン、ターンオフし、前記
データラッチ回路７０はハイ状態の信号を出力する。即
ち、前記ＭＯＳトランジスタ７１〜７４は前記センスア
ンプ６０の出力信号ＳＯＵＴを反転し出力するようにな
る。
【０００６】次いで、前記ラッチイネーブル信号ＬＥが
ハイ状態に遷移した時点から再び所定時間ｔｄ２経過し
た時点において出力イネーブル信号ＯＥがハイ状態にな
ると、データ出力バッファ８０の各ノードＮ１、Ｎ２の
電位は該データラッチ回路７０の出力信号により決定さ
れる。例えば、データラッチ回路７０の出力信号がロー
状態であると、該ロー状態の出力信号は、前記ハイ状態
の出力イネーブル信号ＯＥと一緒にデータ出力バッファ
８０の各ノードＮ１、Ｎ２の全てをロー状態にさせる。
従って、ＰＭＯＳトランジスタ８６はターンオン、ＮＭ
ＯＳトランジスタ８７はターンオフし、出力端子ではハ
イ状態の信号が出力される。反面、前記データラッチ回
路７０の出力信号がハイ状態であると、該ハイ状態の出
力信号は、前記ハイ状態の出力イネーブル信号ＯＥと一
緒にデータ出力バッファ８０の各ノードＮ１、Ｎ２の全
てをハイ状態にさせる。従って、ＰＭＯＳトランジスタ
８６はターンオフ、ＮＭＯＳトランジスタ８７はターン
オンし、出力端子ではロー状態の信号が出力される。
ハイ状態に遷移した時点から再び所定時間ｔｄ２経過し
た時点において出力イネーブル信号ＯＥがハイ状態にな
ると、データ出力バッファ８０の各ノードＮ１、Ｎ２の
電位は該データラッチ回路７０の出力信号により決定さ
れる。例えば、データラッチ回路７０の出力信号がロー
状態であると、該ロー状態の出力信号は、前記ハイ状態
の出力イネーブル信号ＯＥと一緒にデータ出力バッファ
８０の各ノードＮ１、Ｎ２の全てをロー状態にさせる。
従って、ＰＭＯＳトランジスタ８６はターンオン、ＮＭ
ＯＳトランジスタ８７はターンオフし、出力端子ではハ
イ状態の信号が出力される。反面、前記データラッチ回
路７０の出力信号がハイ状態であると、該ハイ状態の出
力信号は、前記ハイ状態の出力イネーブル信号ＯＥと一
緒にデータ出力バッファ８０の各ノードＮ１、Ｎ２の全
てをハイ状態にさせる。従って、ＰＭＯＳトランジスタ
８６はターンオフ、ＮＭＯＳトランジスタ８７はターン
オンし、出力端子ではロー状態の信号が出力される。
【０００７】従って、センスアンプ６０がイネーブルさ
れた後、前記ラッチイネーブルＬＥ信号及び出力イネー
ブル信号が順次ハイ状態になると、前記センスアンプ６
０の出力信号はデータ出力バッファ８０を通ってそのま
ま出力される。一方、前記ラッチイネーブル信号ＬＥが
ハイ状態で、出力イネーブル信号ＯＥがロー状態である
と、各ノードＮ１、Ｎ２の状態は夫々ハイ及びロー状態
になる。従って、データ出力バッファ８０のＭＯＳトラ
ンジスタ８６、８７の全てがターンオフし、電気的にフ
ローティングされるので、出力端子はハイインピダンス
の状態になる。反面、前記ラッチイネーブル信号ＬＥが
ロー状態であると、ＭＯＳトランジスタ７１、７４の全
てがターンオフし、前記データラッチ回路の出力信号は
電気的にフローティングされる。このとき、前記出力イ
ネーブル信号ＯＥがハイ状態になると、データ出力バッ
ファ８０の各ノードＮ１、Ｎ２は全て以前の状態を維持
するため、データ出力バッファ８０は以前のデータをそ
のまま出力する。且つ、前記ラッチイネーブル信号ＬＥ
及び出力イネーブル信号ＯＥの全てがロー状態になる
と、各ノードＮ１、Ｎ１の状態は夫々ハイ及びロー状態
になり各ＭＯＳトランジスタ８６、８７の全てがターン
オフするため、データ出力バッファ８０はハイインピー
ダンスの状態になる。
れた後、前記ラッチイネーブルＬＥ信号及び出力イネー
ブル信号が順次ハイ状態になると、前記センスアンプ６
０の出力信号はデータ出力バッファ８０を通ってそのま
ま出力される。一方、前記ラッチイネーブル信号ＬＥが
ハイ状態で、出力イネーブル信号ＯＥがロー状態である
と、各ノードＮ１、Ｎ２の状態は夫々ハイ及びロー状態
になる。従って、データ出力バッファ８０のＭＯＳトラ
ンジスタ８６、８７の全てがターンオフし、電気的にフ
ローティングされるので、出力端子はハイインピダンス
の状態になる。反面、前記ラッチイネーブル信号ＬＥが
ロー状態であると、ＭＯＳトランジスタ７１、７４の全
てがターンオフし、前記データラッチ回路の出力信号は
電気的にフローティングされる。このとき、前記出力イ
ネーブル信号ＯＥがハイ状態になると、データ出力バッ
ファ８０の各ノードＮ１、Ｎ２は全て以前の状態を維持
するため、データ出力バッファ８０は以前のデータをそ
のまま出力する。且つ、前記ラッチイネーブル信号ＬＥ
及び出力イネーブル信号ＯＥの全てがロー状態になる
と、各ノードＮ１、Ｎ１の状態は夫々ハイ及びロー状態
になり各ＭＯＳトランジスタ８６、８７の全てがターン
オフするため、データ出力バッファ８０はハイインピー
ダンスの状態になる。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来メモリのセンスアンプの出力信号回路においては、ラ
ッチイネーブル信号ＬＥによりセンスアンプ６０からの
有効なデータがデータラッチ回路７０にラッチされた瞬
間、出力イネーブル信号ＯＥがハイ状態にならなければ
動作速度の減少を防ぐことができないが、高密度メモリ
においては、遅延経路が増加し、前記出力イネーブル信
号ＯＥを正確に制御することができないため、各信号間
にいくらかのマージンが付与される。
来メモリのセンスアンプの出力信号回路においては、ラ
ッチイネーブル信号ＬＥによりセンスアンプ６０からの
有効なデータがデータラッチ回路７０にラッチされた瞬
間、出力イネーブル信号ＯＥがハイ状態にならなければ
動作速度の減少を防ぐことができないが、高密度メモリ
においては、遅延経路が増加し、前記出力イネーブル信
号ＯＥを正確に制御することができないため、各信号間
にいくらかのマージンが付与される。
【０００９】即ち、図５（Ａ）に示すように、アドレス
信号の遷移が発生すると、センスアンプ６０は、図５
（Ｂ）のようにイネーブルされ、図５（Ｃ）のように出
力信号ＳＯＵＴを出力する。且つ、ラッチイネーブル信
号ＬＥは、前記センスアンプ６０からの有効なデータを
ラッチするため、図５（Ｄ）に示すように、前記センス
アンプ６０から出力信号ＳＯＵＴが出力した時点から所
定時間ｔｄ１経過した後ハイ状態に遷移し、出力イネー
ブル信号ＯＥは、図５（Ｅ）に示すように、前記ランチ
イネーブル信号ＬＥがハイ状態になった時点から再び所
定時間ｔｄ２経過した後、ハイ状態に遷移する。従っ
て、前記センスアンプ６０の出力信号ＳＯＵＴは、前記
時点ｔｄ１＋ｔｄ２だけ遅延された後データ出力バッフ
ァ８０から出力されるため、動作速度の減少（speed pe
anlty）が発生する。
信号の遷移が発生すると、センスアンプ６０は、図５
（Ｂ）のようにイネーブルされ、図５（Ｃ）のように出
力信号ＳＯＵＴを出力する。且つ、ラッチイネーブル信
号ＬＥは、前記センスアンプ６０からの有効なデータを
ラッチするため、図５（Ｄ）に示すように、前記センス
アンプ６０から出力信号ＳＯＵＴが出力した時点から所
定時間ｔｄ１経過した後ハイ状態に遷移し、出力イネー
ブル信号ＯＥは、図５（Ｅ）に示すように、前記ランチ
イネーブル信号ＬＥがハイ状態になった時点から再び所
定時間ｔｄ２経過した後、ハイ状態に遷移する。従っ
て、前記センスアンプ６０の出力信号ＳＯＵＴは、前記
時点ｔｄ１＋ｔｄ２だけ遅延された後データ出力バッフ
ァ８０から出力されるため、動作速度の減少（speed pe
anlty）が発生する。
【００１０】且つ、メモリからデータを８ビット単位に
出力する場合、センスアンプ６０及びデータ出力バッフ
ァ８０も夫々８個ずつ備えられるが、各センスアンプ６
０から８個のデータによりデータ出力バッファ８０に入
力された信号ＳＯＵＴは、一つの出力イネーブル信号Ｏ
Ｅにより同時に出力されるため、図５（Ｇ）に示すよう
に、各データ出力バッファ８０でピーク電流が増加し、
ノイズが発生するおそれがある。
出力する場合、センスアンプ６０及びデータ出力バッフ
ァ８０も夫々８個ずつ備えられるが、各センスアンプ６
０から８個のデータによりデータ出力バッファ８０に入
力された信号ＳＯＵＴは、一つの出力イネーブル信号Ｏ
Ｅにより同時に出力されるため、図５（Ｇ）に示すよう
に、各データ出力バッファ８０でピーク電流が増加し、
ノイズが発生するおそれがある。
【００１１】本発明はこのような従来の課題に鑑みてな
されたもので、動作速度を速く、しかもノイズを防止す
ることが可能な半導体メモリのセンスアンプ出力制御回
路を提供することを目的とする。
されたもので、動作速度を速く、しかもノイズを防止す
ることが可能な半導体メモリのセンスアンプ出力制御回
路を提供することを目的とする。
【００１２】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリのセンスアンプ出力制御回路
は、センスイネーブル信号によりメモリセルからリード
されたデータをセンシングし、該データの状態が遷移し
たとき、データ信号及びデータバー信号の両信号を同じ
中間レベルに設定してから、相互に異なる状態に設定し
て出力するセンスアンプと、該センスアンプから出力さ
れたデータ信号とデータバー信号とのギャップが所定値
以下であるときは同じ状態の２つの信号を出力し、所定
値を越えたときは相互に異なる状態の２つの信号を出力
するシュミットトリガ回路と、ラッチイネーブル信号が
入力されたとき、該シュミットトリガ回路から出力され
た２つの信号を、夫々、ラッチし、ラッチした両信号を
出力するデータラッチ回路と、該データラッチ回路から
出力された２つの信号が相互に異なる状態であるとき
は、出力イネーブル信号が入力されたときにセンスアン
プから出力されたデータ信号又はデータバー信号と同じ
状態の信号を出力するデータ出力バッファと、を備えて
構成された。
明にかかる半導体メモリのセンスアンプ出力制御回路
は、センスイネーブル信号によりメモリセルからリード
されたデータをセンシングし、該データの状態が遷移し
たとき、データ信号及びデータバー信号の両信号を同じ
中間レベルに設定してから、相互に異なる状態に設定し
て出力するセンスアンプと、該センスアンプから出力さ
れたデータ信号とデータバー信号とのギャップが所定値
以下であるときは同じ状態の２つの信号を出力し、所定
値を越えたときは相互に異なる状態の２つの信号を出力
するシュミットトリガ回路と、ラッチイネーブル信号が
入力されたとき、該シュミットトリガ回路から出力され
た２つの信号を、夫々、ラッチし、ラッチした両信号を
出力するデータラッチ回路と、該データラッチ回路から
出力された２つの信号が相互に異なる状態であるとき
は、出力イネーブル信号が入力されたときにセンスアン
プから出力されたデータ信号又はデータバー信号と同じ
状態の信号を出力するデータ出力バッファと、を備えて
構成された。
【００１３】かかる構成によれば、センスイネーブル信
号に基づいて、センスアンプによりメモリセルからデー
タがセンシングされ、該データの状態が遷移したとき、
データ信号及びデータバー信号の両信号が同じ中間レベ
ルに設定され、中間レベルになったとき、相互に異なる
状態に設定されてから出力される。シュミットトリガ回
路では、センスアンプから出力されたデータ信号とデー
タバー信号とのギャップが比較され、所定値以下である
ときは同じ状態の２つの信号がシュミットトリガ回路か
ら出力され、所定値以上であるときは相互に異なる状態
の２つの信号が出力される。この２つの信号は、ラッチ
イネーブル信号がラッチ回路に入力されたとき、夫々、
ラッチ回路にラッチされる。そして、２つの信号が相互
に異なる状態であるときは、出力イネーブル信号が入力
されたときにセンスアンプから出力されたデータ信号又
はデータバー信号と同じ状態の信号がデータ出力バッフ
ァから出力される。
号に基づいて、センスアンプによりメモリセルからデー
タがセンシングされ、該データの状態が遷移したとき、
データ信号及びデータバー信号の両信号が同じ中間レベ
ルに設定され、中間レベルになったとき、相互に異なる
状態に設定されてから出力される。シュミットトリガ回
路では、センスアンプから出力されたデータ信号とデー
タバー信号とのギャップが比較され、所定値以下である
ときは同じ状態の２つの信号がシュミットトリガ回路か
ら出力され、所定値以上であるときは相互に異なる状態
の２つの信号が出力される。この２つの信号は、ラッチ
イネーブル信号がラッチ回路に入力されたとき、夫々、
ラッチ回路にラッチされる。そして、２つの信号が相互
に異なる状態であるときは、出力イネーブル信号が入力
されたときにセンスアンプから出力されたデータ信号又
はデータバー信号と同じ状態の信号がデータ出力バッフ
ァから出力される。
【００１４】請求項２の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記シュミットトリガ回
路は、前記センスアンプから出力されるデータ信号に対
し、所定のヒステリシス特性を付与して反転出力する第
１シュミットトリガと、前記センスアンプから出力され
るデータバー信号に対し、所定のヒステリシス特性を付
与して反転出力する第２シュミットトリガと、を備える
ようにした。
ンスアンプ出力制御回路では、前記シュミットトリガ回
路は、前記センスアンプから出力されるデータ信号に対
し、所定のヒステリシス特性を付与して反転出力する第
１シュミットトリガと、前記センスアンプから出力され
るデータバー信号に対し、所定のヒステリシス特性を付
与して反転出力する第２シュミットトリガと、を備える
ようにした。
【００１５】かかる構成によれば、センスアンプから出
力されたデータ信号は第１シュミットトリガにより所定
のヒステリシス特性が付与されて反転出力され、データ
バー信号は第２シュミットトリガにより、所定のヒステ
リシス特性が付与されて反転出力される。これによりセ
ンスアンプから入力された電圧が不安定な中間レベルで
あっても、シュミットトリガ回路の出力電圧が安定す
る。
力されたデータ信号は第１シュミットトリガにより所定
のヒステリシス特性が付与されて反転出力され、データ
バー信号は第２シュミットトリガにより、所定のヒステ
リシス特性が付与されて反転出力される。これによりセ
ンスアンプから入力された電圧が不安定な中間レベルで
あっても、シュミットトリガ回路の出力電圧が安定す
る。
【００１６】請求項３の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記第１シュミットトリ
ガ、第２シュミットトリガは、電源電圧と接地間に順次
接続され、各ゲート端子に前記センスアンプから出力さ
れるデータ信号が印加され、第１、第２ＰＭＯＳトラン
ジスタ及び第１、第２ＮＭＯＳトランジスタによって形
成されたインバータと、ドレイン端子が接地され、ソー
ス端子が第１、第２ＰＭＯＳトランジスタのドレイン−
ソースの接続点に接続され、ゲート端子が前記インバー
タの出力端子に接続された第３ＰＭＯＳトランジスタ
と、ドレイン端子が電源電圧に接続され、ソース端子が
前記第１、第２ＮＭＯＳトランジスタのソース−ドレイ
ンの接続点に接続され、ゲート端子が前記インバータの
出力端子に接続された第３ＮＭＯＳトランジスタと、を
備えるようにした。
ンスアンプ出力制御回路では、前記第１シュミットトリ
ガ、第２シュミットトリガは、電源電圧と接地間に順次
接続され、各ゲート端子に前記センスアンプから出力さ
れるデータ信号が印加され、第１、第２ＰＭＯＳトラン
ジスタ及び第１、第２ＮＭＯＳトランジスタによって形
成されたインバータと、ドレイン端子が接地され、ソー
ス端子が第１、第２ＰＭＯＳトランジスタのドレイン−
ソースの接続点に接続され、ゲート端子が前記インバー
タの出力端子に接続された第３ＰＭＯＳトランジスタ
と、ドレイン端子が電源電圧に接続され、ソース端子が
前記第１、第２ＮＭＯＳトランジスタのソース−ドレイ
ンの接続点に接続され、ゲート端子が前記インバータの
出力端子に接続された第３ＮＭＯＳトランジスタと、を
備えるようにした。
【００１７】かかる構成によれば、第１、第２ＰＭＯＳ
トランジスタ及び第１、第２ＮＭＯＳトランジスタによ
って形成されたインバータにより、センスアンプの出力
信号が反転出力される。センスアンプから出力された信
号がハイ状態からロー状態に変化したとき、インバータ
ーの反転出力信号には第３ＰＭＯＳトランジスタにより
ヒステリシス特性が付与されて、その電圧は所定値だけ
低くなり、センスアンプから出力された信号がロー状態
からハイ状態に変化したとき、インバータの反転出力信
号には第３ＮＭＯＳトランジスタによりヒステリシス特
性が付与されて、その電圧は所定値だけ高くなる。
トランジスタ及び第１、第２ＮＭＯＳトランジスタによ
って形成されたインバータにより、センスアンプの出力
信号が反転出力される。センスアンプから出力された信
号がハイ状態からロー状態に変化したとき、インバータ
ーの反転出力信号には第３ＰＭＯＳトランジスタにより
ヒステリシス特性が付与されて、その電圧は所定値だけ
低くなり、センスアンプから出力された信号がロー状態
からハイ状態に変化したとき、インバータの反転出力信
号には第３ＮＭＯＳトランジスタによりヒステリシス特
性が付与されて、その電圧は所定値だけ高くなる。
【００１８】請求項４の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記第１ＰＭＯＳトラン
ジスタ及び第３ＰＭＯＳトランジスタは、センスアンプ
から出力された信号がハイ状態からロー状態に変化した
ときに、インバータの出力信号をロー状態からハイ状態
に変化させる電圧に基づいて決定される。かかる構成に
よれば、センスアンプから出力されたデータ信号がハイ
状態からロー状態に変化したとき、インバータの反転出
力信号は、第１ＰＭＯＳトランジスタ及び第３ＰＭＯＳ
トランジスタの駆動能力により決定される。
ンスアンプ出力制御回路では、前記第１ＰＭＯＳトラン
ジスタ及び第３ＰＭＯＳトランジスタは、センスアンプ
から出力された信号がハイ状態からロー状態に変化した
ときに、インバータの出力信号をロー状態からハイ状態
に変化させる電圧に基づいて決定される。かかる構成に
よれば、センスアンプから出力されたデータ信号がハイ
状態からロー状態に変化したとき、インバータの反転出
力信号は、第１ＰＭＯＳトランジスタ及び第３ＰＭＯＳ
トランジスタの駆動能力により決定される。
【００１９】請求項５の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記第２ＮＭＯＳトラン
ジスタ及び第３ＮＭＯＳトランジスタは、センスアンプ
から出力されたデータ信号がロー状態からハイ状態に変
化したときに、インバータの出力信号をハイ状態からロ
ー状態に変化させる電圧に基づいて決定される。かかる
構成によれば、センスアンプから出力された信号がロー
状態からハイ状態に変化するとき、インバータの反転出
力信号は、第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳ
トランジスタの駆動能力により決定される。
ンスアンプ出力制御回路では、前記第２ＮＭＯＳトラン
ジスタ及び第３ＮＭＯＳトランジスタは、センスアンプ
から出力されたデータ信号がロー状態からハイ状態に変
化したときに、インバータの出力信号をハイ状態からロ
ー状態に変化させる電圧に基づいて決定される。かかる
構成によれば、センスアンプから出力された信号がロー
状態からハイ状態に変化するとき、インバータの反転出
力信号は、第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳ
トランジスタの駆動能力により決定される。
【００２０】請求項６の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記ラッチイネーブル信
号及び出力イネーブル信号は、前記センスイネーブル信
号と略同時に出力される。かかる構成によれば、動作速
度が速くなる。また、ラッチイネーブル信号及び出力イ
ネーブル信号が略同時に出力されてもメモリセルからリ
ードされたデータは、安定した状態でデータ出力バッフ
ァから出力される。
ンスアンプ出力制御回路では、前記ラッチイネーブル信
号及び出力イネーブル信号は、前記センスイネーブル信
号と略同時に出力される。かかる構成によれば、動作速
度が速くなる。また、ラッチイネーブル信号及び出力イ
ネーブル信号が略同時に出力されてもメモリセルからリ
ードされたデータは、安定した状態でデータ出力バッフ
ァから出力される。
【００２１】請求項７の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記データラッチ回路
は、ラッチイネーブル信号の入力に基づいて前記シュミ
ットトリガ回路の２つの出力信号をラッチし、夫々、出
力バッファに出力する第１、第２ラッチを備えて構成さ
れている。かかる構成によれば、シュミットトリガ回路
の２つの出力信号は、ラッチイネーブル信号の入力に基
づいて、夫々、第１、第２ラッチによりラッチされ、出
力バッファに出力される。
ンスアンプ出力制御回路では、前記データラッチ回路
は、ラッチイネーブル信号の入力に基づいて前記シュミ
ットトリガ回路の２つの出力信号をラッチし、夫々、出
力バッファに出力する第１、第２ラッチを備えて構成さ
れている。かかる構成によれば、シュミットトリガ回路
の２つの出力信号は、ラッチイネーブル信号の入力に基
づいて、夫々、第１、第２ラッチによりラッチされ、出
力バッファに出力される。
【００２２】請求項８の発明にかかる半導体メモリのセ
ンスアンプ出力制御回路では、前記データ出力バッファ
は、前記出力イネーブル信号と前記データラッチ回路の
第１ラッチの出力信号とを否定論理積する第１ＮＡＮＤ
ゲートと、該第１ＮＡＮＤゲートの出力信号と前記デー
タラッチ回路の第２ラッチの出力信号とを否定論理和す
る第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号
を反転する第１インバータと、ソース端子が電源電圧に
接続され、ドレイン端子が出力端子に接続され、ゲート
端子に第１インバータの出力信号が印加されるＰＭＯＳ
トランジスタと、出力イネーブル信号を反転した信号と
データラッチ回路の第１ラッチの出力信号とを否定論理
和する第２ＮＯＲゲートと、該第２ＮＯＲゲートの出力
信号とデータラッチ回路の第２ラッチの出力信号とを否
定論理積する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲ
ートの出力信号を反転する第２インバータと、ソース端
子が接地され、ドレイン端子が出力端子に接続され、ゲ
ート端子に第２インバータの出力信号が印加されるＮＭ
ＯＳトランジスタと、を備えている。
ンスアンプ出力制御回路では、前記データ出力バッファ
は、前記出力イネーブル信号と前記データラッチ回路の
第１ラッチの出力信号とを否定論理積する第１ＮＡＮＤ
ゲートと、該第１ＮＡＮＤゲートの出力信号と前記デー
タラッチ回路の第２ラッチの出力信号とを否定論理和す
る第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号
を反転する第１インバータと、ソース端子が電源電圧に
接続され、ドレイン端子が出力端子に接続され、ゲート
端子に第１インバータの出力信号が印加されるＰＭＯＳ
トランジスタと、出力イネーブル信号を反転した信号と
データラッチ回路の第１ラッチの出力信号とを否定論理
和する第２ＮＯＲゲートと、該第２ＮＯＲゲートの出力
信号とデータラッチ回路の第２ラッチの出力信号とを否
定論理積する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲ
ートの出力信号を反転する第２インバータと、ソース端
子が接地され、ドレイン端子が出力端子に接続され、ゲ
ート端子に第２インバータの出力信号が印加されるＮＭ
ＯＳトランジスタと、を備えている。
【００２３】かかる構成によれば、第１、第２ラッチに
よりラッチされた２つの信号に基づいてデータ信号又は
データバー信号と同じ状態の信号が出力される。
よりラッチされた２つの信号に基づいてデータ信号又は
データバー信号と同じ状態の信号が出力される。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。センスアンプ出力制御回
路は、図１に示すように、センスアンプ６０、シュミッ
トトリガ回路１００、データラッチ回路１２０、及びデ
ータ出力バッファ１４０を備えて構成されている。
及び図２に基づいて説明する。センスアンプ出力制御回
路は、図１に示すように、センスアンプ６０、シュミッ
トトリガ回路１００、データラッチ回路１２０、及びデ
ータ出力バッファ１４０を備えて構成されている。
【００２５】且つ、前記シュミットトリガ回路１００に
おいては、第１、第２シュミットトリガ１００Ａ、１０
０Ｂを有し、該第１シュミットトリガ１００Ａにおいて
は、各ＰＭＯＳトランジスタ１０１、１０２及び各ＮＭ
ＯＳトランジスタ１０３、１０４が電源電圧Ｖｃｃと接
地Ｖｓｓ間に順次接続され、ＭＯＳトランジスタ１０１
〜１０４の各ゲート端子には前記センスアンプ６０の出
力信号ＳＯＵＴが夫々印加され、前記各ＭＯＳトランジ
スタ１０２、１０３の共通ドレイン接続点に該第１シュ
ミットトリガ１００Ａの出力端子が接続されている。
又、ＰＭＯＳトランジスタ１０５のソース端子はＰＭＯ
Ｓトランジスタ１０１、１０２のドレイン−ソース接続
点に接続され、ドレイン端子は接地され、ゲート端子は
前記出力端子に接続されている。更に、ＮＭＯＳトラン
ジスタ１０６のドレイン端子は電源電圧Ｖｃｃに接続さ
れ、ソース端子が前記各ＭＯＳトランジスタ１０３、１
０４のソース−ドレイン端子の接続点に接続され、ゲー
ト端子は前記出力端子に接続されている。そして、前記
第２シュミットトリガ１００Ｂにおいては、ＭＯＳトラ
ンジスタ１０１〜１０６と同様に構成されたＭＯＳトラ
ンジスタ１０７〜１１２を備え、ＭＯＳトランジスタ１
０７〜１１０の各ゲート端子には前記センスアンプ６０
の出力信号が反転したデータバー信号ＳＯＵＴＢが印加
される。
おいては、第１、第２シュミットトリガ１００Ａ、１０
０Ｂを有し、該第１シュミットトリガ１００Ａにおいて
は、各ＰＭＯＳトランジスタ１０１、１０２及び各ＮＭ
ＯＳトランジスタ１０３、１０４が電源電圧Ｖｃｃと接
地Ｖｓｓ間に順次接続され、ＭＯＳトランジスタ１０１
〜１０４の各ゲート端子には前記センスアンプ６０の出
力信号ＳＯＵＴが夫々印加され、前記各ＭＯＳトランジ
スタ１０２、１０３の共通ドレイン接続点に該第１シュ
ミットトリガ１００Ａの出力端子が接続されている。
又、ＰＭＯＳトランジスタ１０５のソース端子はＰＭＯ
Ｓトランジスタ１０１、１０２のドレイン−ソース接続
点に接続され、ドレイン端子は接地され、ゲート端子は
前記出力端子に接続されている。更に、ＮＭＯＳトラン
ジスタ１０６のドレイン端子は電源電圧Ｖｃｃに接続さ
れ、ソース端子が前記各ＭＯＳトランジスタ１０３、１
０４のソース−ドレイン端子の接続点に接続され、ゲー
ト端子は前記出力端子に接続されている。そして、前記
第２シュミットトリガ１００Ｂにおいては、ＭＯＳトラ
ンジスタ１０１〜１０６と同様に構成されたＭＯＳトラ
ンジスタ１０７〜１１２を備え、ＭＯＳトランジスタ１
０７〜１１０の各ゲート端子には前記センスアンプ６０
の出力信号が反転したデータバー信号ＳＯＵＴＢが印加
される。
【００２６】又、前記データラッチ回路１２０において
は、図４に示したデータラッチ回路７０と同様な構成を
有し、ノードＮ３の信号を反転出力する第１ラッチ１２
０Ａと、該データラッチ回路７０と同様な構成を有し、
ノードＮ４の信号を反転出力する第２ラッチ１２０Ｂ
と、を備えている。更に、前記データ出力バッファ１４
０においては、電源電圧Ｖｃｃと接地間に直列接続され
たＰＭＯＳトランジスタ１４１及びＮＭＯＳトランジス
タ１４２と、ノードＮ５の信号と出力イネーブル信号と
を否定論理積するＮＡＮＤゲート１４３と、該ＮＡＮＤ
ゲート１４３の出力信号とノードＮ６の出力信号とを否
定論理和するＮＯＲゲート１４４と、該ＮＯＲゲート１
４４の出力信号を反転し、前記ＰＭＯＳトランジスタ１
４１のゲート端子に印加するインバータ１４５と、前記
出力イネーブル信号ＯＥを反転するインバータ１４６
と、該インバータ１４６の出力信号と前記ノードＮ５の
出力信号とを否定論理和するＮＯＲゲート１４７と、該
ＮＯＲゲート１４７の出力信号と前記ノードＮ６の出力
信号とを否定論理積するＮＡＮＤゲート１４８と、該Ｎ
ＡＮＤゲート端子１４８の出力信号を反転し、前記ＮＭ
ＯＳトランジスタ１４２のゲート端子に印加するインバ
ータ１４９と、前記各ＭＯＳトランジスタ１４１、１４
２の共通ドレイン接続点に接続された出力端子と接地間
に接続されたロードキャパシタ１５０と、を備えてい
る。
は、図４に示したデータラッチ回路７０と同様な構成を
有し、ノードＮ３の信号を反転出力する第１ラッチ１２
０Ａと、該データラッチ回路７０と同様な構成を有し、
ノードＮ４の信号を反転出力する第２ラッチ１２０Ｂ
と、を備えている。更に、前記データ出力バッファ１４
０においては、電源電圧Ｖｃｃと接地間に直列接続され
たＰＭＯＳトランジスタ１４１及びＮＭＯＳトランジス
タ１４２と、ノードＮ５の信号と出力イネーブル信号と
を否定論理積するＮＡＮＤゲート１４３と、該ＮＡＮＤ
ゲート１４３の出力信号とノードＮ６の出力信号とを否
定論理和するＮＯＲゲート１４４と、該ＮＯＲゲート１
４４の出力信号を反転し、前記ＰＭＯＳトランジスタ１
４１のゲート端子に印加するインバータ１４５と、前記
出力イネーブル信号ＯＥを反転するインバータ１４６
と、該インバータ１４６の出力信号と前記ノードＮ５の
出力信号とを否定論理和するＮＯＲゲート１４７と、該
ＮＯＲゲート１４７の出力信号と前記ノードＮ６の出力
信号とを否定論理積するＮＡＮＤゲート１４８と、該Ｎ
ＡＮＤゲート端子１４８の出力信号を反転し、前記ＮＭ
ＯＳトランジスタ１４２のゲート端子に印加するインバ
ータ１４９と、前記各ＭＯＳトランジスタ１４１、１４
２の共通ドレイン接続点に接続された出力端子と接地間
に接続されたロードキャパシタ１５０と、を備えてい
る。
【００２７】次に動作を説明する。先ず、シュミットト
リガ１００Ａの動作について説明する。例えば、トラン
ジスタ１０１〜１０４の各ゲート端子に印加する電圧が
ロー状態であると、ＰＭＯＳトランジスタトランジスタ
１０１、１０２はターンオン、ＮＭＯＳトランジスタ１
０３、１０４はターンオフし、ノードＮ３はハイ状態に
なる。従って、前記ノードＮ３に各ゲート端子の接続さ
れたＰＭＯＳトランジスタ１０５はターンオフ、ＮＭＯ
Ｓトランジスタ１０６はターンオンし、ノードＮ７のレ
ベルはハイ状態となる。
リガ１００Ａの動作について説明する。例えば、トラン
ジスタ１０１〜１０４の各ゲート端子に印加する電圧が
ロー状態であると、ＰＭＯＳトランジスタトランジスタ
１０１、１０２はターンオン、ＮＭＯＳトランジスタ１
０３、１０４はターンオフし、ノードＮ３はハイ状態に
なる。従って、前記ノードＮ３に各ゲート端子の接続さ
れたＰＭＯＳトランジスタ１０５はターンオフ、ＮＭＯ
Ｓトランジスタ１０６はターンオンし、ノードＮ７のレ
ベルはハイ状態となる。
【００２８】次いで、前記電圧ＳＯＵＴが増加し、ＭＯ
Ｓトランジスタ１０３、１０４のしきい電圧を越える
と、ＮＭＯＳトランジスタ１０３、１０４はターンオ
ン、ＰＭＯＳトランジスタ１０１、１０２はターンオフ
する。しかし、ノードＮ７が相変らずハイ状態を維持し
ているため、ノードＮ３に現われる出力電圧のレベルは
そのままハイ状態を維持する。続いて、前記電圧ＳＯＵ
Ｔが上昇し、前記ＮＭＯＳトランジスタ１０４の駆動能
力がＮＭＯＳトランジスタ１０６の駆動能力よりも大き
くなると、前記ＮＭＯＳトランジスタ１０４のソース端
子に印加された接地レベルの電圧がノードＮ３に伝達さ
れ、出力電圧のレベルはロー状態に変化する。
Ｓトランジスタ１０３、１０４のしきい電圧を越える
と、ＮＭＯＳトランジスタ１０３、１０４はターンオ
ン、ＰＭＯＳトランジスタ１０１、１０２はターンオフ
する。しかし、ノードＮ７が相変らずハイ状態を維持し
ているため、ノードＮ３に現われる出力電圧のレベルは
そのままハイ状態を維持する。続いて、前記電圧ＳＯＵ
Ｔが上昇し、前記ＮＭＯＳトランジスタ１０４の駆動能
力がＮＭＯＳトランジスタ１０６の駆動能力よりも大き
くなると、前記ＮＭＯＳトランジスタ１０４のソース端
子に印加された接地レベルの電圧がノードＮ３に伝達さ
れ、出力電圧のレベルはロー状態に変化する。
【００２９】一方、ＭＯＳトランジスタ１０１〜１０４
の各ゲート端子に印加する電圧ＳＯＵＴがハイ状態であ
ると、ＮＭＯＳトランジスタ１０３、１０４はターンオ
ン、ＰＭＯＳトランジスタ１０１、１０２はターンオフ
し、ノードＮ３はロー状態に維持される。従って、前記
ノードＮ３に各ゲート端子が接続されたＰＭＯＳトラン
ジスタ１０５はターンオン、ＮＭＯＳトランジスタ１０
６はターンオフし、ノードＮ８のレベルはロー状態とな
る。
の各ゲート端子に印加する電圧ＳＯＵＴがハイ状態であ
ると、ＮＭＯＳトランジスタ１０３、１０４はターンオ
ン、ＰＭＯＳトランジスタ１０１、１０２はターンオフ
し、ノードＮ３はロー状態に維持される。従って、前記
ノードＮ３に各ゲート端子が接続されたＰＭＯＳトラン
ジスタ１０５はターンオン、ＮＭＯＳトランジスタ１０
６はターンオフし、ノードＮ８のレベルはロー状態とな
る。
【００３０】次いで、前記電圧ＳＯＵＴのレベルが下降
し、ＰＭＯＳトランジスタ１０１、１０２のしきい電圧
以下に減少すると、ＰＭＯＳトランジスタ１０１、１０
２はターンオン、各ＮＭＯＳトランジスタ１０３、１０
４はターンオフする。しかし、ノードＮ８が相変らずロ
ー状態に維持されているため、ノードＮ３に現われる出
力電圧のレベルはロー状態に維持される。次いで、前記
電圧ＳＯＵＴが下降し、トランジスタ１０１の駆動能力
がトランジスタ１０５の駆動能力よりも大きくなると、
前記トランジスタ１０１のソース端子に印加された電源
電圧がノードＮ３に伝達され、出力電圧のレベルはハイ
状態に変化する。
し、ＰＭＯＳトランジスタ１０１、１０２のしきい電圧
以下に減少すると、ＰＭＯＳトランジスタ１０１、１０
２はターンオン、各ＮＭＯＳトランジスタ１０３、１０
４はターンオフする。しかし、ノードＮ８が相変らずロ
ー状態に維持されているため、ノードＮ３に現われる出
力電圧のレベルはロー状態に維持される。次いで、前記
電圧ＳＯＵＴが下降し、トランジスタ１０１の駆動能力
がトランジスタ１０５の駆動能力よりも大きくなると、
前記トランジスタ１０１のソース端子に印加された電源
電圧がノードＮ３に伝達され、出力電圧のレベルはハイ
状態に変化する。
【００３１】通常、インバータにおいては、入力電圧が
ロー状態からハイ状態に変化すると、所定電圧ＶＩの出
力電圧はハイ状態からロー状態に変化し、入力電圧がハ
イ状態からロー状態に変化すると、所定電圧ＶＩの出力
電圧はロー状態からハイ状態に変化する。しかし、前記
シュミットトリガ１００Ａは、前記通常のインバータと
異なり、入力電圧がロー状態からハイ状態に変化して
も、入力電圧のレベルはＶＩよりも高いレベルＶＩ＋ｄ
Ｖとなり、出力電圧がハイ状態からロー状態に変化す
る。逆に、入力電圧がハイからロー状態に変化しても入
力電圧のレベルはＶＩよりも低いレベルＶＩ−ｄＶとな
り、出力電圧がローからハイ状態に変化する。従って、
シュミットトリガ１００Ａは、通常のインバータに比
べ、△Ｖ＝−ｄＶ〜＋ｄＶ幅のヒステリシス特性を有す
る。
ロー状態からハイ状態に変化すると、所定電圧ＶＩの出
力電圧はハイ状態からロー状態に変化し、入力電圧がハ
イ状態からロー状態に変化すると、所定電圧ＶＩの出力
電圧はロー状態からハイ状態に変化する。しかし、前記
シュミットトリガ１００Ａは、前記通常のインバータと
異なり、入力電圧がロー状態からハイ状態に変化して
も、入力電圧のレベルはＶＩよりも高いレベルＶＩ＋ｄ
Ｖとなり、出力電圧がハイ状態からロー状態に変化す
る。逆に、入力電圧がハイからロー状態に変化しても入
力電圧のレベルはＶＩよりも低いレベルＶＩ−ｄＶとな
り、出力電圧がローからハイ状態に変化する。従って、
シュミットトリガ１００Ａは、通常のインバータに比
べ、△Ｖ＝−ｄＶ〜＋ｄＶ幅のヒステリシス特性を有す
る。
【００３２】即ち、入力電圧が前記レベルＶＩ±ｄＶ範
囲内に不安定な状態を維持する間、出力電圧の状態変化
が発生しないが、入力電圧がＶＩ±ｄＶ範囲以上に増加
又は減少して入力電圧のレベルが安定化されたときは、
出力電圧が変化する。ここで、前記△Ｖの値は、前記各
ＰＭＯＳトランジスタ１０１、１０５間の駆動能力及び
前記各ＮＭＯＳトランジスタ１０４、１０６間の駆動能
力を適切に調節することにより設定される。
囲内に不安定な状態を維持する間、出力電圧の状態変化
が発生しないが、入力電圧がＶＩ±ｄＶ範囲以上に増加
又は減少して入力電圧のレベルが安定化されたときは、
出力電圧が変化する。ここで、前記△Ｖの値は、前記各
ＰＭＯＳトランジスタ１０１、１０５間の駆動能力及び
前記各ＮＭＯＳトランジスタ１０４、１０６間の駆動能
力を適切に調節することにより設定される。
【００３３】このような特性を有するシュミットトリガ
を含む本発明の回路において、図２（Ａ）に示すように
アドレス信号が遷移し、図２（Ｂ）に示すようにセンス
イネーブル信号がハイ状態に遷移したとき、ラッチイネ
ーブル信号ＬＥと出力イネーブル信号ＯＥとが遅延時間
なしに、同時にハイ状態に遷移する。且つ、センスアン
プ６０がイネーブルされると、該センスアンプ６０の電
源電圧Ｖｃｃレベルの出力信号ＳＯＵＴ、ＳＯＵＴＢが
１／２Ｖｃｃのレベルにイクオライズ（equalize）さ
れ、該出力信号ＳＯＵＴ、ＳＯＵＴＢがハイレベル及び
１／２Ｖｃｃレベルに維持されるまで、シュミットトリ
ガ１００Ａ、１００Ｂは、共にロー状態の信号を出力す
る。
を含む本発明の回路において、図２（Ａ）に示すように
アドレス信号が遷移し、図２（Ｂ）に示すようにセンス
イネーブル信号がハイ状態に遷移したとき、ラッチイネ
ーブル信号ＬＥと出力イネーブル信号ＯＥとが遅延時間
なしに、同時にハイ状態に遷移する。且つ、センスアン
プ６０がイネーブルされると、該センスアンプ６０の電
源電圧Ｖｃｃレベルの出力信号ＳＯＵＴ、ＳＯＵＴＢが
１／２Ｖｃｃのレベルにイクオライズ（equalize）さ
れ、該出力信号ＳＯＵＴ、ＳＯＵＴＢがハイレベル及び
１／２Ｖｃｃレベルに維持されるまで、シュミットトリ
ガ１００Ａ、１００Ｂは、共にロー状態の信号を出力す
る。
【００３４】且つ、データラッチ回路１２０では、前記
ノードＮ３、Ｎ４から夫々ロー状態の信号が入力される
と、ターンオンしたＰＭＯＳトランジスタ（１２１、１
２２）（１２８、１２９）によりノードＮ５、Ｎ６の全
てがハイ状態になる。次いで、データ出力バッファ１４
０は、ノードＮ５、Ｎ６から出力される信号が、同じよ
うにハイ状態又はロー状態であるときは、ハイインピー
ダンスの状態になるため、ハイ状態のノードＮ５、Ｎ６
の出力信号により、前記ＭＯＳトランジスタ１４１、１
４２の各ゲート端子には夫々ハイ及びロー状態の信号が
印加されて、データ出力バッファ１４０はハイインピー
ダンスの状態になる。
ノードＮ３、Ｎ４から夫々ロー状態の信号が入力される
と、ターンオンしたＰＭＯＳトランジスタ（１２１、１
２２）（１２８、１２９）によりノードＮ５、Ｎ６の全
てがハイ状態になる。次いで、データ出力バッファ１４
０は、ノードＮ５、Ｎ６から出力される信号が、同じよ
うにハイ状態又はロー状態であるときは、ハイインピー
ダンスの状態になるため、ハイ状態のノードＮ５、Ｎ６
の出力信号により、前記ＭＯＳトランジスタ１４１、１
４２の各ゲート端子には夫々ハイ及びロー状態の信号が
印加されて、データ出力バッファ１４０はハイインピー
ダンスの状態になる。
【００３５】しかし、イクオーライズの状態が終わった
後、前記センスアンプ６０の二つの出力信号ＳＯＵＴ、
ＳＯＵＴＢには、図２（Ｅ）に示すようにギャップが発
生し、若し、センスアンプ６０の出力信号ＳＯＵＴがハ
イレベルに、他の出力信号ＳＯＵＴＢがローレベルに変
化し始めると、二つの出力信号ＳＯＵＴ、ＳＯＵＴＢ間
のギャップが△Ｖ以上に離れるまでは、前記シュミット
トリガ回路１００の出力信号は前述したヒステリシス特
性により変化しない。
後、前記センスアンプ６０の二つの出力信号ＳＯＵＴ、
ＳＯＵＴＢには、図２（Ｅ）に示すようにギャップが発
生し、若し、センスアンプ６０の出力信号ＳＯＵＴがハ
イレベルに、他の出力信号ＳＯＵＴＢがローレベルに変
化し始めると、二つの出力信号ＳＯＵＴ、ＳＯＵＴＢ間
のギャップが△Ｖ以上に離れるまでは、前記シュミット
トリガ回路１００の出力信号は前述したヒステリシス特
性により変化しない。
【００３６】ところが、出力信号ＳＯＵＴ、ＳＯＵＴＢ
間のギャップが△Ｖ以上離れると、シュミットトリガ１
００がインバータとして機能し、ハイ状態に変化する信
号ＳＯＵＴが入力されるシュミットトリガ１００Ａはロ
ー状態の信号を、ロー状態に変化する信号ＳＯＵＴＢが
入力されるシュミットトリガ１００Ｂはハイ状態の信号
を夫々出力し、ノードＮ３のレベルはロー、ノードＮ４
のレベルはハイ状態になる。
間のギャップが△Ｖ以上離れると、シュミットトリガ１
００がインバータとして機能し、ハイ状態に変化する信
号ＳＯＵＴが入力されるシュミットトリガ１００Ａはロ
ー状態の信号を、ロー状態に変化する信号ＳＯＵＴＢが
入力されるシュミットトリガ１００Ｂはハイ状態の信号
を夫々出力し、ノードＮ３のレベルはロー、ノードＮ４
のレベルはハイ状態になる。
【００３７】次いで、データラッチ回路１２０におい
て、インバータの機能を有する第１ラッチ１２０Ａはハ
イ状態の信号を、第２ラッチ１２０Ｂはロー状態の信号
を夫々出力し、データ出力バッファ１４０では、ハイ及
びロー状態の前記データラッチ回路１２０の出力信号が
ＮＡＮＤゲート１４３、１４８に夫々入力されて、ＰＭ
ＯＳトランジスタ１４１がターンオン、ＮＭＯＳトラン
ジスタ１４２はターンオフする。従って、出力バッファ
１４０はハイ状態の信号を出力する。
て、インバータの機能を有する第１ラッチ１２０Ａはハ
イ状態の信号を、第２ラッチ１２０Ｂはロー状態の信号
を夫々出力し、データ出力バッファ１４０では、ハイ及
びロー状態の前記データラッチ回路１２０の出力信号が
ＮＡＮＤゲート１４３、１４８に夫々入力されて、ＰＭ
ＯＳトランジスタ１４１がターンオン、ＮＭＯＳトラン
ジスタ１４２はターンオフする。従って、出力バッファ
１４０はハイ状態の信号を出力する。
【００３８】反面、センスアンプ６０の出力信号ＳＯＵ
Ｔがローレベルに、他の出力信号ＳＯＵＴＢがハイレベ
ルに変化し始めると、前述したのと同じように、二つの
出力信号ＳＯＵＴ、ＳＯＵＴＢ間のギャップが△Ｖ以上
に離れ、ロー状態に変化する信号ＳＯＵＴの入力される
シュミットトリガ１００Ａはハイ状態の信号を、ハイ状
態に変化する信号ＳＯＵＴＢの入力されるシュミットト
リガ１００Ｂはロー状態の信号を夫々出力する。
Ｔがローレベルに、他の出力信号ＳＯＵＴＢがハイレベ
ルに変化し始めると、前述したのと同じように、二つの
出力信号ＳＯＵＴ、ＳＯＵＴＢ間のギャップが△Ｖ以上
に離れ、ロー状態に変化する信号ＳＯＵＴの入力される
シュミットトリガ１００Ａはハイ状態の信号を、ハイ状
態に変化する信号ＳＯＵＴＢの入力されるシュミットト
リガ１００Ｂはロー状態の信号を夫々出力する。
【００３９】次いで、データラッチ回路１２０の第１ラ
ッチ１２０Ａはロー状態の信号を、第２ラッチ１２０Ｂ
はハイ状態の信号を夫々出力し、データ出力バッファ１
４０では、ロー及びハイ状態の前記データラッチ回路１
２０の出力信号がＮＡＮＤゲート１４３、１４８に夫々
入力されて、ＰＭＯＳトランジスタ１４１がターンオ
フ、ＮＭＯＳトランジスタ１４２はターンオンする。
ッチ１２０Ａはロー状態の信号を、第２ラッチ１２０Ｂ
はハイ状態の信号を夫々出力し、データ出力バッファ１
４０では、ロー及びハイ状態の前記データラッチ回路１
２０の出力信号がＮＡＮＤゲート１４３、１４８に夫々
入力されて、ＰＭＯＳトランジスタ１４１がターンオ
フ、ＮＭＯＳトランジスタ１４２はターンオンする。
【００４０】従って、データ出力バッファ１４０はロー
状態の信号を出力する。かかる構成によれば、センスイ
ネーブル信号と同時にラッチイネーブル信号ＬＥ及び出
力イネーブル信号ＯＥがハイ状態に印加する場合、セン
スアンプ６０の出力信号が安定化して出力信号ＳＯＵ
Ｔ、ＳＯＵＴＢ間のギャップが所定値△Ｖ以上に離れた
とき、データ出力バッファが自動的に動作し、従来のよ
うにラッチイネーブル信号ＬＥ及び出力イネーブル信号
ＯＥを所定時間遅延させて有効なデータを得る必要がな
くなるため、回路の動作速度が速くなるという効果があ
る。
状態の信号を出力する。かかる構成によれば、センスイ
ネーブル信号と同時にラッチイネーブル信号ＬＥ及び出
力イネーブル信号ＯＥがハイ状態に印加する場合、セン
スアンプ６０の出力信号が安定化して出力信号ＳＯＵ
Ｔ、ＳＯＵＴＢ間のギャップが所定値△Ｖ以上に離れた
とき、データ出力バッファが自動的に動作し、従来のよ
うにラッチイネーブル信号ＬＥ及び出力イネーブル信号
ＯＥを所定時間遅延させて有効なデータを得る必要がな
くなるため、回路の動作速度が速くなるという効果があ
る。
【００４１】且つ、センスアンプ６０とデータ出力バッ
ファ１４０とが夫々８個のデータビットを処理する場
合、８個のデータビットのデータ出力バッファ１４０が
出力イネーブル信号ＯＥにより同時に動作せず、自己の
二つの出力信号のギャップが△Ｖだけ離れ、センスアン
プ６０に接続されたデータ出力バッファ１４０が先に動
作する。
ファ１４０とが夫々８個のデータビットを処理する場
合、８個のデータビットのデータ出力バッファ１４０が
出力イネーブル信号ＯＥにより同時に動作せず、自己の
二つの出力信号のギャップが△Ｖだけ離れ、センスアン
プ６０に接続されたデータ出力バッファ１４０が先に動
作する。
【００４２】従って、図２（Ｇ）に示すように、８個の
データビットのデータ出力バッファ１４０は自分に接続
されたセンスアンプ６０の出力信号により夫々動作し、
データが分散するのに従って、該データ出力バッファ１
４０から発生するピーク電流は、図２（Ｈ）に示すよう
に減少してノイズの発生を防止することができるという
効果がある。
データビットのデータ出力バッファ１４０は自分に接続
されたセンスアンプ６０の出力信号により夫々動作し、
データが分散するのに従って、該データ出力バッファ１
４０から発生するピーク電流は、図２（Ｈ）に示すよう
に減少してノイズの発生を防止することができるという
効果がある。
【００４３】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリのセンスアンプ出力制御回路によれ
ば、ラッチイネーブル信号及び出力イネーブル信号を略
同時に出力したとしても、データ出力バッファの動作が
外部から印加された出力イネーブル信号に依存せず、内
部で調整することができる。従って、ラッチイネーブル
信号及び出力イネーブル信号を略同時に出力して動作速
度を速くすることも可能となり、しかも一つの出力イネ
ーブル信号ＯＥにより複数ビットのデータを出力すると
きでも、データ出力を分散させてデータ出力時の電流の
増加を抑制し、ノイズを防止することも可能となる。
かかる半導体メモリのセンスアンプ出力制御回路によれ
ば、ラッチイネーブル信号及び出力イネーブル信号を略
同時に出力したとしても、データ出力バッファの動作が
外部から印加された出力イネーブル信号に依存せず、内
部で調整することができる。従って、ラッチイネーブル
信号及び出力イネーブル信号を略同時に出力して動作速
度を速くすることも可能となり、しかも一つの出力イネ
ーブル信号ＯＥにより複数ビットのデータを出力すると
きでも、データ出力を分散させてデータ出力時の電流の
増加を抑制し、ノイズを防止することも可能となる。
【００４４】請求項２の発明にかかるセンスアンプ出力
制御回路によれば、出力電圧を安定化させることができ
る。請求項３の発明にかかるセンスアンプ出力制御回路
によれば、センスアンプの出力を反転し、ヒステリシス
特性を付与することができる。請求項４の発明にかかる
センスアンプ出力制御回路によれば、センスアンプから
出力されたデータ信号がハイ状態からロー状態に変化し
たときのインバータの反転出力信号の状態を、第１ＰＭ
ＯＳトランジスタ及び第３ＰＭＯＳトランジスタの駆動
能力に応じて決定することができる。
制御回路によれば、出力電圧を安定化させることができ
る。請求項３の発明にかかるセンスアンプ出力制御回路
によれば、センスアンプの出力を反転し、ヒステリシス
特性を付与することができる。請求項４の発明にかかる
センスアンプ出力制御回路によれば、センスアンプから
出力されたデータ信号がハイ状態からロー状態に変化し
たときのインバータの反転出力信号の状態を、第１ＰＭ
ＯＳトランジスタ及び第３ＰＭＯＳトランジスタの駆動
能力に応じて決定することができる。
【００４５】請求項５の発明にかかるセンスアンプ出力
制御回路によれば、第２ＮＭＯＳトランジスタ及び第３
ＮＭＯＳトランジスタの駆動能力に応じて、センスアン
プから出力された信号がロー状態からハイ状態に変化し
たときのインバータの反転出力信号の状態を決定するこ
とができる。請求項６の発明にかかるセンスアンプ出力
制御回路によれば、動作速度を速くすることができる。
また、ラッチイネーブル信号及び出力イネーブル信号が
略同時に出力してもメモリセルからリードされたデータ
を安定した状態で出力することができる。
制御回路によれば、第２ＮＭＯＳトランジスタ及び第３
ＮＭＯＳトランジスタの駆動能力に応じて、センスアン
プから出力された信号がロー状態からハイ状態に変化し
たときのインバータの反転出力信号の状態を決定するこ
とができる。請求項６の発明にかかるセンスアンプ出力
制御回路によれば、動作速度を速くすることができる。
また、ラッチイネーブル信号及び出力イネーブル信号が
略同時に出力してもメモリセルからリードされたデータ
を安定した状態で出力することができる。
【００４６】請求項７の発明にかかるセンスアンプ出力
制御回路によれば、シュミットトリガ回路の２つの出力
信号を安定して出力バッファに出力することができる。
請求項８の発明にかかるセンスアンプ出力制御回路によ
れば、データ信号又はデータバー信号と同じ状態の信号
を出力することができる。
制御回路によれば、シュミットトリガ回路の２つの出力
信号を安定して出力バッファに出力することができる。
請求項８の発明にかかるセンスアンプ出力制御回路によ
れば、データ信号又はデータバー信号と同じ状態の信号
を出力することができる。
【図１】本発明に係る実施の形態を示す回路図。
【図２】図１の各部の信号波形図。
【図３】従来の半導体メモリのブロック図。
【図４】従来の半導体メモリのセンスアンプの出力制御
回路図。
回路図。
【図５】従来のセンスアンプの出力制御回路の各部の信
号波形図。
号波形図。
１００ シュミットトリガ １００Ａ 第１シュミットトリガ １００Ｂ 第２シュミットトリガ １２０ データラッチ回路 １２０Ａ 第１ラッチ １２０Ｂ 第２ラッチ １４０ データ出力バッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−165785（ＪＰ，Ａ) 特開 平５−290581（ＪＰ，Ａ) 特開 昭61−107594（ＪＰ，Ａ) 特開 平５−50598（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/419 G11C 11/409 H03K 19/0175
Claims (8)
- 【請求項１】半導体メモリのセンスアンプ出力制御回路
であって、 センスイネーブル信号によりメモリセルからリードされ
たデータをセンシングし、該データの状態が遷移したと
き、データ信号及びデータバー信号の両信号を同じ中間
レベルに設定してから、相互に異なる状態に設定して出
力するセンスアンプと、 該センスアンプから出力されたデータ信号とデータバー
信号とのギャップが所定値以下であるときは同じ状態の
２つの信号を出力し、所定値を越えたときは相互に異な
る状態の２つの信号を出力するシュミットトリガ回路
と、 ラッチイネーブル信号が入力されたとき、該シュミット
トリガ回路から出力された２つの信号を、夫々、ラッチ
し、ラッチした両信号を出力するデータラッチ回路と、 該データラッチ回路から出力された２つの信号が相互に
異なる状態であるときは、出力イネーブル信号が入力さ
れたときにセンスアンプから出力されたデータ信号又は
データバー信号と同じ状態の信号を出力するデータ出力
バッファと、を備えて構成されたことを特徴とする半導
体メモリのセンスアンプ出力制御回路。 - 【請求項２】前記シュミットトリガ回路は、 前記センスアンプから出力されるデータ信号に対し、所
定のヒステリシス特性を付与して反転出力する第１シュ
ミットトリガと、 前記センスアンプから出力されるデータバー信号に対
し、所定のヒステリシス特性を付与して反転出力する第
２シュミットトリガと、 を備えたことを特徴とする請求項１記載の半導体メモリ
のセンスアンプ出力制御回路。 - 【請求項３】前記第１シュミットトリガ、第２シュミッ
トトリガは、電源電圧と接地間に順次接続され、各ゲー
ト端子に前記センスアンプから出力されるデータ信号が
印加され、第１、第２ＰＭＯＳトランジスタ及び第１、
第２ＮＭＯＳトランジスタによって形成されたインバー
タと、 ドレイン端子が接地され、ソース端子が第１、第２ＰＭ
ＯＳトランジスタのドレイン−ソースの接続点に接続さ
れ、ゲート端子が前記インバータの出力端子に接続され
た第３ＰＭＯＳトランジスタと、 ドレイン端子が電源電圧に接続され、ソース端子が前記
第１、第２ＮＭＯＳトランジスタのソース−ドレインの
接続点に接続され、ゲート端子が前記インバータの出力
端子に接続された第３ＮＭＯＳトランジスタと、を備え
たことを特徴とする請求項２記載の半導体メモリのセン
スアンプ出力制御回路。 - 【請求項４】前記第１ＰＭＯＳトランジスタ及び第３Ｐ
ＭＯＳトランジスタは、センスアンプから出力された信
号がハイ状態からロー状態に変化したときに、インバー
タの出力信号をロー状態からハイ状態に変化させる電圧
に基づいて決定されることを特徴とする請求項３記載の
半導体メモリのセンスアンプ出力制御回路。 - 【請求項５】前記第２ＮＭＯＳトランジスタ及び第３Ｎ
ＭＯＳトランジスタは、センスアンプから出力されたデ
ータ信号がロー状態からハイ状態に変化したときに、イ
ンバータの出力信号をハイ状態からロー状態に変化させ
る電圧に基づいて決定されることを特徴とする請求項３
又は請求項４記載の半導体メモリのセンスアンプ出力制
御回路。 - 【請求項６】前記ラッチイネーブル信号及び出力イネー
ブル信号は、前記センスイネーブル信号と略同時に出力
されることを特徴とする請求項１〜請求項５のいずれか
１つに記載の半導体メモリのセンスアンプ出力制御回
路。 - 【請求項７】前記データラッチ回路は、ラッチイネーブ
ル信号の入力に基づいて前記シュミットトリガ回路の２
つの出力信号をラッチし、夫々、出力バッファに出力す
る第１、第２ラッチを備えて構成されたことを特徴とす
る請求項１〜請求項６のいずれか１つに記載の半導体メ
モリのセンスアンプ出力制御回路。 - 【請求項８】前記データ出力バッファは、 前記出力イネーブル信号と前記データラッチ回路の第１
ラッチの出力信号とを否定論理積する第１ＮＡＮＤゲー
トと、 該第１ＮＡＮＤゲートの出力信号と前記データラッチ回
路の第２ラッチの出力信号とを否定論理和する第１ＮＯ
Ｒゲートと、 該第１ＮＯＲゲートの出力信号を反転する第１インバー
タと、 ソース端子が電源電圧に接続され、ドレイン端子が出力
端子に接続され、ゲート端子に第１インバータの出力信
号が印加されるＰＭＯＳトランジスタと、 出力イネーブル信号を反転した信号とデータラッチ回路
の第１ラッチの出力信号とを否定論理和する第２ＮＯＲ
ゲートと、 該第２ＮＯＲゲートの出力信号とデータラッチ回路の第
２ラッチの出力信号とを否定論理積する第２ＮＡＮＤゲ
ートと、 該第２ＮＡＮＤゲートの出力信号を反転する第２インバ
ータと、 ソース端子が接地され、ドレイン端子が出力端子に接続
され、ゲート端子に第２インバータの出力信号が印加さ
れるＮＭＯＳトランジスタと、を備えたことを特徴とす
る請求項７記載の半導体メモリのセンスアンプ出力制御
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR62051/1995 | 1995-12-28 | ||
| KR1019950062051A KR0179793B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체 메모리의 센스 앰프 출력 제어 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09185889A JPH09185889A (ja) | 1997-07-15 |
| JP2764576B2 true JP2764576B2 (ja) | 1998-06-11 |
Family
ID=19446080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342951A Expired - Fee Related JP2764576B2 (ja) | 1995-12-28 | 1996-12-24 | 半導体メモリのセンスアンプ出力制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5696719A (ja) |
| JP (1) | JP2764576B2 (ja) |
| KR (1) | KR0179793B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877987A (en) * | 1997-02-14 | 1999-03-02 | Micron Technology, Inc. | Method and circuit for self-latching data read lines in the data output path of a semiconductor memory device |
| KR100259338B1 (ko) * | 1997-05-21 | 2000-06-15 | 김영환 | 반도체소자의 읽기회로 |
| US6037827A (en) * | 1997-06-27 | 2000-03-14 | United Memories, Inc. | Noise isolation circuit |
| KR100513391B1 (ko) * | 1998-05-06 | 2005-11-28 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US6046617A (en) * | 1998-06-25 | 2000-04-04 | National Semiconductor Corporation | CMOS level detection circuit with hysteresis having disable/enable function and method |
| KR100533388B1 (ko) * | 1998-09-22 | 2006-01-27 | 매그나칩 반도체 유한회사 | Dram 칼럼 디코더 |
| JP4514945B2 (ja) * | 2000-12-22 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100732389B1 (ko) * | 2001-12-29 | 2007-06-27 | 매그나칩 반도체 유한회사 | 반도체 메모리의 입출력 센스 앰프 |
| KR100512934B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7320037B1 (en) | 2002-05-10 | 2008-01-15 | Altera Corporation | Method and apparatus for packet segmentation, enqueuing and queue servicing for multiple network processor architecture |
| US7606248B1 (en) | 2002-05-10 | 2009-10-20 | Altera Corporation | Method and apparatus for using multiple network processors to achieve higher performance networking applications |
| US7339943B1 (en) | 2002-05-10 | 2008-03-04 | Altera Corporation | Apparatus and method for queuing flow management between input, intermediate and output queues |
| US7593334B1 (en) | 2002-05-20 | 2009-09-22 | Altera Corporation | Method of policing network traffic |
| US7173475B1 (en) * | 2003-03-26 | 2007-02-06 | Cypress Semiconductor Corp. | Signal transmission amplifier circuit |
| US7116129B2 (en) * | 2004-07-20 | 2006-10-03 | Micron Technology, Inc. | Temperature-compensated output buffer method and circuit |
| US7499344B2 (en) * | 2006-01-05 | 2009-03-03 | Infineon Technologies Ag | Integrated circuit memory having a read circuit |
| US8130580B1 (en) * | 2010-09-03 | 2012-03-06 | Atmel Corporation | Low power sense amplifier for reading memory |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| JPS6381551A (ja) * | 1986-09-25 | 1988-04-12 | Sony Corp | メモリ装置 |
| KR920001075B1 (ko) * | 1989-09-08 | 1992-02-01 | 현대전자산업 주식회사 | 다이나믹램의 센스 증폭기용 래칭부 |
| US5311471A (en) * | 1989-11-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| DE69120483T2 (de) * | 1990-08-17 | 1996-11-14 | Sgs Thomson Microelectronics | Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens |
| JP2685656B2 (ja) * | 1990-12-28 | 1997-12-03 | サムサン エレクトロニクス シーオー．， エルティーディー | センスアンプの出力制御回路 |
| DE69327125T2 (de) * | 1992-03-12 | 2000-04-20 | Sharp Kk | Halbleiterspeicher |
| KR950004854B1 (ko) * | 1992-10-08 | 1995-05-15 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| JPH07211077A (ja) * | 1993-12-03 | 1995-08-11 | Toshiba Micro Electron Kk | 半導体記憶装置 |
| US5530995A (en) * | 1993-12-23 | 1996-07-02 | Rieter Machine Works, Ltd. | Combing machine having a web guide device |
| JPH07220487A (ja) * | 1994-01-27 | 1995-08-18 | Toshiba Corp | 不揮発性メモリ回路 |
-
1995
- 1995-12-28 KR KR1019950062051A patent/KR0179793B1/ko not_active IP Right Cessation
-
1996
- 1996-08-23 US US08/702,372 patent/US5696719A/en not_active Expired - Lifetime
- 1996-12-24 JP JP8342951A patent/JP2764576B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5696719A (en) | 1997-12-09 |
| KR970051131A (ko) | 1997-07-29 |
| KR0179793B1 (ko) | 1999-04-15 |
| JPH09185889A (ja) | 1997-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6445222B1 (en) | Data output circuit with reduced output noise | |
| JP2764576B2 (ja) | 半導体メモリのセンスアンプ出力制御回路 | |
| US5241502A (en) | Data output buffer circuit with precharged bootstrap circuit | |
| US6424178B1 (en) | Method and system for controlling the duty cycle of a clock signal | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US5315173A (en) | Data buffer circuit with delay circuit to increase the length of a switching transition period during data signal inversion | |
| US5223753A (en) | Slew rate speed-up circuit | |
| JPH06302192A (ja) | 差動感知増幅回路 | |
| US6456548B2 (en) | Sense amplifier circuit and semiconductor storage device | |
| US5369316A (en) | Advanced output buffer with reduced voltage swing at output terminal | |
| EP0639000B1 (en) | Flip-flop type amplifier circuit | |
| US5880624A (en) | Constant potential generating circuit and semiconductor device using same | |
| US5517142A (en) | Output buffer with a reduced transient bouncing phenomenon | |
| US5654664A (en) | Input buffer circuit for a semiconductor memory | |
| US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
| JP3805802B2 (ja) | 半導体メモリ装置のデータ出力回路 | |
| US5710516A (en) | Input logic signal buffer circuits | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JPH06132747A (ja) | 半導体装置 | |
| US6917550B2 (en) | Semiconductor memory device | |
| US5565802A (en) | Semiconductor device with differential amplifier operable at high speed | |
| KR100242721B1 (ko) | 반도체 메모리 장치용 데이터 출력버퍼 | |
| KR100291871B1 (ko) | 센스 앰프 구동회로 | |
| JPH07192468A (ja) | 出力回路および半導体装置 | |
| JPH0779148A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090403 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090403 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100403 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100403 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110403 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110403 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |