KR100732389B1

KR100732389B1 - 반도체 메모리의 입출력 센스 앰프

Info

Publication number: KR100732389B1
Application number: KR1020010087909A
Authority: KR
Inventors: 전춘우
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2001-12-29
Filing date: 2001-12-29
Publication date: 2007-06-27
Also published as: KR20030057819A

Abstract

본 발명은 반도체 메모리의 데이터 입출력 장치에서 증폭 레벨 모니터링 블록을 구성하여 회로를 단순화하고 동작을 안정화할 수 있도록 한 반도체 메모리의 입출력 센스 앰프에 관한 것으로, 반도체 메모리의 데이터를 입출력 센싱하는 회로에 있어서, 센싱 시작을 알리는 신호(saeb)가 입력되면 1차 증폭을 하여 출력 신호(di/dib)를 다시 각각의 레벨 모니터링 블록으로 피드백하고 2 차 증폭기로 출력하는 1차 증폭기; 프리차지 레벨의 이하로 떨어질 때 동작하여 데이터의 증폭이 완료되었음을 모니터링하여 다음의 2차 증폭기에 인에이블 신호를 전달하고 컨트롤 블록에 1차 증폭의 디스에이블시키기 위한 모니터링 신호를 출력하는 레벨 모니터링 블록; 상기 레벨 모니터링 블록의 인에이블 신호에 의해 2차 증폭을 하는 2차 증폭기; 상기 레벨 모니터링 블록의 모니터링 신호에 의해 1차 증폭기를 디스에이블 되도록 하는 컨트롤 블록을 포함한다.

IOSA, 레벨 모니터, 슈미트 트리거

Description

반도체 메모리의 입출력 센스 앰프{Input Output sense amplifier of semiconductor memory}

도 1은 종래 기술의 데이터 입출력 센스 앰프의 구성도

도 2는 본 발명에 따른 데이터 입출력 센스 앰프의 개략적인 블록도

도 3은 본 발명에 따른 레벨 모니터링 블록의 상세 구성도

도 4는 본 발명에 따른 데이터 입출력 센스 앰프의 상세 구성도

도 5는 본 발명의 데이터 입출력 센스 앰프의 동작 타이밍도

* 도면의 주요 부분에 대한 부호의 설명 *

21. 1차 증폭기 22. 2차 증폭기

23. 컨트롤 블록 24. 레벨 모니터링 블록

본 발명은 반도체 메모리의 데이터 입출력 장치에 관한 것으로, 구체적으로 증폭 레벨 모니터링 블록을 구성하여 회로를 단순화하고 동작을 안정화할 수 있도록한 반도체 메모리의 입출력 센스 앰프에 관한 것이다.

일반적으로 반도체 메모리 장치가 고집적화되면서 칩 사이즈가 상대적으로 증가한다. 이러한 칩 사이즈의 증가로 인해 하나의 칩 내 입력 또는 출력되는 신호들 사이에 스큐(skew)가 발생된다.

스큐는 신호 라인들 간의 물리적인 길이 차이 때문에 생기는 부하 차이로 인하여 발생된다. 고주파수로 동작하는 메모리 장치는 이 스큐로 인하여 그 동작 속도가 저해된다.

데이터 센싱 에러를 억제하기 위해서는 이와 같은 문제들을 해결하여야 한다.

반도체 메모리(DRAM, SDRAM, DDR등)에서 셀 영역에서 나온 데이터를 다시 한번 증폭하여 주변회로 영역에서 사용할 수 있는 안정적인 데이터를 생성하는 회로를 IO sense amplifier(IOSA)라 한다.

이하에서 종래 기술의 반도체 메모리의 입출력 센스 앰프에 관하여 설명한다.

도 1은 종래 기술의 데이터 입출력 센스 앰프의 구성도이다.

종래 기술의 입출력 센스 앰프(IOSA)는 제 1 스테이지 앰프(11)와 제 2 스테이지 앰프(12)의 2단 증폭기와 펄스 폭의 지연 정도를 조절하기 위한 지연 블록(13)으로 크게 구성되어 있으며 셀 영역에서 나온 데이터를 증폭하여 주변회로 로 출력한다.

IOSA가 동작하기 위해서는 다른 회로로부터 펄스 입력을 받아서 입출력 센스 앰프 인에이블되어야 한다.

이때 입력된 펄스의 폭과 지연정도에 따라 셀로부터 나온 데이터에 에러가 발생 여부가 정해진다.

그러나 이와 같은 종래 기술의 반도체 메모리의 입출력 센스 앰프는 다음과 같은 문제가 있다.

종래 기술의 입출력 센스앰프 회로에서는 펄스의 폭과 지연 정도를 조절하기 위하여 딜레이 라인을 구성한 후 여러 군데에 옵션을 두어 웨이퍼에서 테스트한 후에 적절한 부분을 연결하고 끊고 하는 방법을 취한 후에 최적화된 동작을 하도록 구성하여 회로가 복잡하다.

또한, 입력된 펄스의 지연 시간이 적절하지 못한 경우에는 데이터상에 에러가 발생할 수 있는데, 이는 메모리 소자의 신뢰성을 저하시킨다.

본 발명은 이와 같은 종래 기술의 입출력 센스 앰프의 문제를 해결하기 위한 것으로, 증폭 레벨 모니터링 블록을 구성하여 회로를 단순화하고 동작을 안정화할 수 있도록한 반도체 메모리의 입출력 센스 앰프를 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 반도체 메모리의 데이터를 입출력 센싱하는 회로에 있어서, 제어신호(en)에 응답하여 1차 증폭 신호(di/dib)를 출력하는 1차 증폭기와; 상기 1차 증폭 신호(di/dib)의 전압레벨을 감지하여 전압레벨 감지신호(iostb)를 출력하는 레벨 모니터링 블록과; 상기 전압레벨 감지신호(iostb)에 응답하여 상기 1차 증폭기로 상기 제어신호(en)를 출력하는 컨트롤 블록 및; 상기 전압레벨 감지신호(iostb)에 응답하여 상기 1차 증폭기의 출력신호를 2차 증폭하여 출력하는 2차 증폭기을 포함하는 것을 특징으로 한다.

이하에서 본 발명에 따른 반도체 메모리의 입출력 센스 앰프에 관하여 상세히 설명한다.

도 2는 본 발명에 따른 데이터 입출력 센스 앰프의 개략적인 블록도이고,도 3은 본 발명에 따른 레벨 모니터링 블록의 상세 구성도이다.

그리고 도 4는 본 발명에 따른 데이터 입출력 센스 앰프의 상세 구성도이고, 도 5는 본 발명의 데이터 입출력 센스 앰프의 동작 타이밍도이다.

본 발명은 레벨 모니터를 구성하여 데이터의 증폭이 완료되었음을 인지한 후 2차 증폭기(22)에 전압레벨 감지신호(iostb)를 전달하고 1차 증폭기(21)는 자체적으로 디스에이블 되도록 하여 적절한 펄스폭과 지연 정도를 생성하기 위한 회로를 제거하였다.

또한 레벨 모니터는 슈미트 트리거를 사용하여 구성하여 프리차지 레벨 즉, 로직1의 레벨이 Vdd-Vt 이하로 떨어질 때 동작하도록 한다.

그 구성은 1차 증폭기(21), 2차 증폭기(22), 레벨 모니터링 블록(24), 컨트롤 블록(23)으로 구성되어 있으며 입력신호(in/inb)는 1차 증폭기(21)에 연결되고 센싱 시작을 알리는 신호(saeb)도 1차 증폭기(21)에 연결된다.

1차 증폭기(21)의 1차 증폭 신호(di/dib)는 다시 레벨 모니터링 블록(24)에 연결된다.

상기 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)는 2차 증폭기(22)의 입력과 컨트롤 블록(23)의 입력으로 연결된다.

이와 같이 구성된 본 발명에 따른 IOSA의 상세 구성은 다음과 같다.

먼저, 1차 증폭기(21)는 2개의 차동 증폭기로 구성되어 있으며 차동증폭기(DIFF1)에서 프리차지 역할을 하는 제 1,2 PMOS 트랜지스터(p1)(p2)의 소오스는 vdd 전원에 연결되어 있고, 드레인은 능동 부하인 제 3,4 PMOS 트랜지스터(p3)(p4)의 드레인에 연결된다. 제 1,2 PMOS 트랜지스터(p1)(p2)의 게이트는 컨트롤 블록(23)의 제어신호(en)에 연결된다.

그리고 능동 부하 제 3,4 PMOS 트랜지스터(p3)(p4)의 소오스는 vdd 전원에 연결되고 제 3,4 PMOS 트랜지스터(p3)(p4)의 게이트는 제 4 PMOS 트랜지스터(p4)의 드레인에 연결되어 다이오드 역할을 한다.

그리고 전류 싱크 역할을 하는 제 3 NMOS 트랜지스터(n3)의 소오스는 vss에 연결되고 드레인은 제 1,2 NMOS 트랜지스터(n1)(n2)의 소오스에 연결된다.

제 3 NMOS 트랜지스터(n3)의 게이트는 컨트롤 블록(23)의 제어신호(en)에 연결되고 제 1,2 NMOS 트랜지스터(n1)(n2)의 게이트는 입력신호(in/inb)에 연결된다. 제 3 NMOS 트랜지스터(n3)의 드레인은 제 3,4 NMOS 트랜지스터(n3)(n4)의 소오스에 각각 연결된다.

다른 하나의 차동증폭기(DIFF2)도 DIFF1의 구성과 같다.

그리고 2차 증폭기(22)의 연결 구성은 다음과 같다.

먼저, 소오스는 vdd전원에 연결되고, 드레인은 출력신호(dout/doutb)에 연결되고 게이트는 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)에 연결되어 프리차지 역할을 하는 제 10,11 PMOS 트랜지스터(p10)(p11)와, 게이트가 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)단자에 연결되고 드레인과 소오스는 데이터 출력 단자(dout)(doutb)에 각각 연결되어 등화(equalize) 역할을 하는 제 12 PMOS 트랜지스터(p12)를 포함한다.

그리고 포지티브 피드백을 갖는 래치 타입의 차동 증폭기는 다음과 같이 구성된다.

먼저, 소오스는 vdd 전원에 연결되고 드레인은 제 7 NMOS 트랜지스터(n7)의 드레인에 연결되고 게이트는 제 14 PMOS 트랜지스터(p14)의 드레인에 연결되는 제 13 PMOS 트랜지스터(p13)와, 소오스는 vdd 전원에 연결되고 드레인은 제 13 PMOS 트랜지스터(p13)의 게이트에 연결되고 게이트는 제 7 NMOS 트랜지스터(n7)의 드레인에 연결되는 제 14 PMOS 트랜지스터(p14)를 포함한다.

그리고 제 7 NMOS 트랜지스터(n7)의 게이트는 제 8 NMOS 트랜지스터(n8)의 드레인에 연결되고 소오스는 제 9 NMOS 트랜지스터(n9)의 드레인에 연결된다.

제 8 NMOS 트랜지스터(n8)의 게이트는 제 7 NMOS 트랜지스터(n7)의 드레인에 연결되고 소오스는 제 10 NMOS 트랜지스터(n10)의 드레인에 연결된다.

그리고 제 11 NMOS 트랜지스터(n11)의 소오스는 vss에 연결되고 드레인은 제 9,10 NMOS 트랜지스터(n9)(m10)의 드레인에 연결된다.

제 11 NMOS 트랜지스터(n11)의 게이트는 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)에 연결된다.

그리고 레벨 모니터링 블록(24)의 연결구성은 다음과 같다.

먼저, 소오스는 vdd 전원에 연결되고 드레인은 제 16 PMOS 트랜지스터(p16)의 소오스에 연결되는 제 15 PMOS 트랜지스터(p15)와, 소오스는 제 15 PMOS 트랜지스터(p15)의 드레인에 연결되고 드레인은 제 12 NMOS 트랜지스터(n12)의 드레인에 연결되는 제 16 PMOS 트랜지스터(p16)와, 소오스는 vss에 연결되고 드레인은 제 16 PMOS 트랜지스터(p16)의 드레인에 연결되는 제 12 NMOS 트랜지스터(n12)를 포함한다.

그리고 제 15,16 PMOS 트랜지스터 및 제 12 NMOS 트랜지스터의 게이트는 1차 증폭 신호(di/dib) 중 di에 연결된다.

제 17 PMOS 트랜지스터(p17)의 드레인은 vss에 연결되고 소오스는 제 16 PMOS 트랜지스터(p16)의 소오스 즉, 제 15 PMOS 트랜지스터(p15)의 드레인에 연결된다.

두 개의 레벨 모니터링 블록(24)의 LM1, LM2의 출력은 NAND 게이트의 입력에 연결되고 NAND 게이트의 출력은 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)에 연결된다.

그리고 컨트롤 블록의 연결 구성은 다음과 같다.

딜레이 라인에 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)에 응답하여 출력에는 NOR 게이트의 입력이 연결된다. NOR 게이트의 나머지 하나의 입력에는 센싱 시작을 알리는 신호(seab) 단자가 연결된다.

이와 같은 구성을 같은 본 발명에 따른 반도체 메모리의 입출력 센스 앰프의 동작은 다음과 같다.

도 5의 타이밍도에서와 같이, 먼저 입력신호 (in/inb)가 입력되고 데이터의 셋업시간이 지난후 센싱 시작 신호(saeb)가 액티브 로우(active low)로 입력되어 1차 증폭기(21)의 1차 증폭 신호(di/dib)에 데이터가 실리게 된다.

1차 증폭기(21) 동작시에 출력(di/dib) 데이터는 대기 상태시의 데이터와 달리 보상(complementary) 신호이므로 레벨 모니터링 블록(24)이 이와 같은 1차 증폭 신호(di/dib)를 감지하여 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)를 인에이블시킨다.

인에이블된 2차 증폭기(22)는 1차 증폭 신호(di/dib)에 실린 데이터를 증폭하여 최종 출력 신호(dout/doutb)를 출력한다.

한편, 레벨 모니터링 블록(24)이 1차 증폭 신호(di/dib)를 감지하여 레벨 모니터링 블록(24)의 전압레벨 감지신호(iostb)를 하이(high)로 출력하면 컨트롤 블록(23)에서 제어신호(en)를 디스에이블 즉, 로우(low)로 천이시켜 1차 증폭기(21)의 동작을 멈추게 한다. 그러면 1차 증폭 신호(di/dib)는 하이 프리차지 상태로 돌아오게 된다.

레벨 모니터링 블록(24)은 1차 증폭 신호(di/dib) 상의 신호가 둘다 high 상태인 것을 모니터하여 인에이블된 전압레벨 감지신호(iostb)를 디스에이블시켜 동작을 완료하게 된다.

1차 증폭기(21)의 1차 증폭 신호(di/dib)의 레벨이 충분히 나타났을 때 레벨 모니터 신호 LM1, LM2가 동작을 하여야 2차 증폭기(22)의 동작시 에러가 발생하지 않는다.

즉, 1차 증폭 신호(di/dib) 레벨이 vdd-vt로 떨어졌을 때 부터 레벨 모니터링 블록(24)이 감지하여 동작하면 2차 증폭기(22)는 데이터가 정상대로 입력되지 않은 상태에서 인에이블이 되어 에러를 발생시킬 수 있다.

그러므로 레벨 모니터링 블록(24)에 슈미트 트리거(schmitt trigger)를 이용하여 1차 증폭 신호(di/dib)가 충분히 develop이 되었을 때 동작할 수 있도록 하였다.

본 발명은 레벨 모니터링 블록(24)을 추가하여 자체적으로 1차 증폭기(21)를 디스에이블하고 2차 증폭기(22)를 인에이블 시키도록 하여 딜레이 회로를 사용하지 않고 가장 적절한 타이밍에 증폭기들을 on/off 시킴으로써 데이터의 에러를 줄일 수 있다. 또한 최적화된 전력사용으로 동작할 수 있다.

이와 같은 본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 다음과 같은 효과가 있다.

레벨 모니터를 추가하여 자체적으로 1차 증폭기를 디스에이블하고 2차 증폭기를 인에이블 시키도록 하여 적절한 펄스폭과 지연 시간을 발생하기 위해 사용한 많은 옵션을 사용할 필요가 없다.

또한, 데이터가 di/dib 라인상에 나타나면 레벨 모니터링 블록에서 2차 증폭기의 인에이블 신호가 발생하므로 데이터상에 에러가 발생하지 않게 하는 효과가 있고, 최적화 또는 최소화된 전력을 사용하여 동작할 수 있게 된다.

Claims

반도체 메모리의 데이터를 입출력 센싱하는 회로에 있어서,

제어신호(en)에 응답하여 1차 증폭 신호(di/dib)를 출력하는 1차 증폭기와;

상기 1차 증폭 신호(di/dib)의 전압레벨을 감지하여 전압레벨 감지신호(iostb)를 출력하는 레벨 모니터링 블록과;

상기 전압레벨 감지신호(iostb)에 응답하여 상기 1차 증폭기로 상기 제어신호(en)를 출력하는 컨트롤 블록 및;

상기 전압레벨 감지신호(iostb)에 응답하여 상기 1차 증폭기의 출력신호를 2차 증폭하여 출력하는 2차 증폭기를 포함하는 반도체 메모리의 입출력 센스 앰프.
제 1 항에 있어서, 상기 레벨 모니터링 블록을 슈미트 트리거를 사용하여 구성하고 로직 high의 레벨이 Vdd-Vt 이하로 떨어질 때 동작하도록 하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
제 1 항에 있어서, 상기 레벨 모니터링 블록은 각각 상기 1차 증폭기의 1차 증폭 신호(di/dib)에 연결되는 두 개의 슈미트 트리거 회로로 구성되고, 이들의 출력은 NAND 연산되어 상기 컨트롤 블록으로 인가되는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
제1항에 있어서, 상기 컨트롤 블록은 상기 전압레벨 감지신호(iostb)가 Vdd-Vt이하이면, 상기 1차 증폭기를 인에이블하고, Vdd-Vt이상이면, 상기 1차 증폭기를 디스에이블하는 상기 제어신호(en)를 출력하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프