KR100576833B1 - 반도체 메모리 장치의 지연 회로 - Google Patents

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Abstract

반도체 메모리 장치의 지연 회로가 공개된다. 본 발명의 지연 회로는 제1 및 제2핀들, 정상 모드시에 입력신호를 출력하고, 테스트 모드시에 제1테스트 신호에 응답하여 제1핀으로부터 입력받은 신호를 전달하는 제1게이트 회로, 및 제2테스트 신호에 응답하여 제1게이트 회로로부터 출력되는 신호를 제2핀을 통해서 반도체 메모리 장치 외부로 출력하는 제2게이트 회로로 구성되고, 제1게이트 회로의 출력신호를 소정 시간 지연하여 제2게이트 회로로 출력하는 지연기가 추가적으로 구성되어 있다. 따라서, 테스트 동작시에 반도체 메모리 장치내의 지연 회로에 대한 지연 시간을 세밀하게 조절할 수 있고 이를 다시 모니터할 수 있어 고주파동작에 적절한 타이밍을 제공할 수 있으며 저항 및 커패시터 등의 지연 시간 조절수단을 없앰으로써 레이아웃을 줄이는 효과가 있다.
테스트, MRS, 모드 레지스터 세트, 최적화, 모니터

Description

반도체 메모리 장치의 지연 회로{Delay Circuit of Semiconductor Memory Device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도1은 종래의 반도체 메모리 장치의 지연 회로의 일예를 나타내는 회로도이다.
도2는 도1의 지연 회로의 동작을 설명하기 위한 타이밍도이다.
도3은 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로를 나타내는 회로도이다.
도4는 도3의 본 발명의 실시예에 따른 지연 회로의 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치의 지연 회로에 관한 것으로서, 특히 지연 회로의 지연 시간을 모니터하고 조절할 수 있는 반도체 메모리 장치의 지연 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 지연 회로는 입력신호를 소정 시간 지연하여 출력신호를 발생하는 회로로서, 지연 회로의 지연 시간은 공정/전압/온도 변화에 따라, 설계시에 설정된 지연 시간을 가지지 않을 수가 있다. 이는 반도체 메모리 장치의 오동작을 유발하게 된다. 예를 들어 설명하면, 컬럼 선택신호의 인에이블 시점으로부터 데이터 입출력 센스 증폭기의 인에이블 시점까지 설정된 지연 시간을 가지도록 설계되어 있는데, 만일 지연 회로의 지연 시간이 변화되면 데이터 입출력 센스 증폭기가 정확한 타이밍에 데이터를 래치할 수 없을 수가 있으며, 이에 따라 반도체 메모리 장치로부터 출력되는 데이터에 오류가 발생할 수 있다.
그래서, 종래의 반도체 메모리 장치의 지연 회로는 테스트 모드시에 지연 시간을 조절하는 것이 가능하도록 구성되어 있었다.
도1은 종래의 반도체 메모리 장치의 지연 회로의 일예를 나타내는 회로도이다. 도1의 지연회로는 인버터들(I1 ~ I4), 저항들(R1, R2), PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 커패시터들(C1, C2)로 구성되어 있다.
도1에 나타낸 지연 회로의 동작을 설명하면 다음과 같다.
정상 동작시에 제1테스트 신호(TMRS1) 및 제2테스트 신호(TMRS2)가 "로우"레벨이면 PMOS 및 NMOS트랜지스터들(P1, P2, N1, N2)이 오프되어 전원전압과 접지전압이 저항들(R1, R2)을 통하여 인버터(I1)로 인가된다. 따라서, 입력신호(IN)는 인버터들(I1 ~ I4) 및 저항들(R1, R2)에 의해서 지연되어 출력신호(OUT)로 발생된다.
테스트 모드시에 제1테스트 신호(TMRS1)가 "하이"레벨이고, 제2테스트 신호(TMRS2)가 "로우"레벨이면 PMOS 및 NMOS트랜지스터들(P1, N1)이 온되어 인버터(I1) 로 전원전압과 접지전압이 직접적으로 인가된다. 따라서, 입력신호(IN)는 인버터들(I1 ~ I4)에 의해서 지연되어 출력신호(OUT)로 발생된다.
결과적으로, 제1테스트 신호(TMRS1)가 "하이"레벨이면 출력신호(OUT)는 정상 동작시보다 앞서서 발생된다.
만약에 제1테스트 신호(TMRS1)가 "로우"레벨이고 제2테스트 신호(TMRS2)가 "하이"레벨이면 PMOS 및 NMOS트랜지스터(P2, N2)가 온되어 커패시터들(C1, C2)이 인버터(I3)의 출력단에 연결된다. 따라서, 입력신호(IN)는 인버터들(I1 ~ I4) 저항들(R1, R2), 및 커패시터들(C1, C2)에 의해서 지연되어 출력신호(OUT)로 발생된다.
결과적으로, 제2테스트 신호(TMRS2)가 "하이"레벨이면 출력신호(OUT)는 정상 동작시보다 지연되어 발생된다.
도2는 도1의 종래의 반도체 메모리 장치의 지연 회로의 동작을 설명하기 위한 타이밍도이다. 도2에서 보여진 바와 같이, 정상 동작인 경우(CASE1)에는 입력신호(IN)로부터 일정 지연 시간 후에 출력신호(OUT1)가 발생된다. 그리고, 테스트 모드시에 제1테스트 모드 신호(TMRS1)가 "하이"레벨인 경우(CASE2)에는 출력신호(OUT)의 발생시점이 정상 모드시보다 앞서게 되고, 제2테스트 모드 신호(TMRS2)가 "하이"레벨인 경우(CASE3)에는 출력신호(OUT)의 발생시점이 정상 모드시보다 지연되게 된다.
상술한 종래의 반도체 메모리 장치의 지연 회로는 테스트 모드시에 테스트 모드 신호들에 의해서 지연 시간을 조절함으로써 출력신호(OUT)의 발생 타이밍을 정상 동작시보다 앞서거나 지연되게 하여 반도체 메모리 장치의 동작을 테스트하는 것이 가능하다. 그러나, 종래의지연 회로는 회로적으로 설정된 지연 시간만큼 출력신호를 앞서거나 지연되게 할 수 있으므로 인해서 지연 시간을 세밀하게 최적으로 조절하여 반도체 메모리 장치의 동작을 테스트하는 것이 불가능하다는 문제점이 있다.
특히, 반도체 메모리 장치가 고주파 동작을 하기 위해서는 지연 시간이 더욱 세밀하게 조절되어야 하고 종래의 방법에 의해서 지연 회로를 구성하려고 하면 보다 많은 수의 트랜지스터들과 커패시터들을 구비하여야 하기 때문에 지연 회로의 레이아웃이 증가하게 된다는 문제점이 있다.
본 발명의 목적은 레이아웃 면적을 증가시키지 않으면서 테스트 모드시에 지연 회로의 지연 시간을 모니터하고 미세하게 조절할 수 있는 반도체 메모리 장치의 지연 회로를 제공하는데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면 반도체 메모리 장치에 있어서 지연 회로는 제1 및 제2핀들, 정상 모드시에 입력신호를 출력하고, 테스트 모드시에 제1테스트 신호에 응답하여 상기 제1핀으로부터 입력받은 신호를 전달하는 제1게이트 회로, 및 제2테스트 신호에 응답하여 상기 제1게이트 회로로부터 출력되는 신호를 상기 제2핀을 통해서 상기 반도체 메모리 장치 외부로 출력하는 제2게이트 회로를 구비하는 것을 특징으로 하고, 상기 제1게이트 회로의 출력신호를 소정 시간 지연하여 상기 제2게이트 회로로 출력하는 지연기를 추가적으로 구비하는 것을 특징으로 한다.
상기 제1 및 제2테스트 신호들은 모드 레지스터 세트(MRS) 명령에 의해서 발생되는 신호인 것을 특징으로 하고, 상기 반도체 메모리 장치는 DRAM 인 것을 특징으로 한다.
바람직하기로는, 상기 제1핀은 클럭 인에이블(CKE) 핀이고, 상기 제2핀은 데이터 마스킹(DM) 핀인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본발명의 반도체 메모리 장치의 지연 회로를 상세히 설명한다.
도3은 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로를 나타내는 회로도이다. 도3에 나타낸 회로는 제1게이트 회로(30), 지연기(32), 및 제2게이트 회로(34)로 구성되고, 제1게이트 회로(30)는 NAND게이트들(ND1, ND2, ND3)로 구성되고, 지연기(32)는 인버터들(I5, I6)로 구성되고, 제2게이트 회로(34)는 CMOS전송 게이트(T1)로 구성되어 있다.
먼저, 도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1게이트 회로(30)는 정상 모드시에 입력신호를 출력하고, 테스트 모드시에 제1테스트 신호(TMRS1)에 응답하여 제1핀으로부터 입력받은 신호를 전달한다. 지 연기(32)는 제1게이트 회로(30)로부터 출력되는 신호를 소정 시간 지연하여 출력신호(OUT)를 발생한다. 제2게이트 회로(34)는 제2테스트 신호(TMRS2)에 응답하여 출력신호(OUT)를 제2핀을 통해서 반도체 메모리 장치 외부로 출력한다.
이제, 도3에 나타낸 지연 회로의 동작을 설명하면 다음과 같다.
정상 모드시에 제1테스트 신호(TMRS1)가 "로우"레벨이면 NAND게이트(ND2)는 "하이"레벨의 신호를 발생하고, NAND게이트(ND1)는 입력신호(IN)가 "하이"레벨이면 "로우"레벨의 신호를 발생하고, "로우"레벨이면 "하이"레벨의 신호를 발생한다. NAND게이트(ND3) 및 인버터들(I5, I6)로 구성된 회로는 NAND게이트(ND1)의 출력신호가 "로우"레벨이면 하이"레벨의 출력신호(OUT)를 발생하고 "하이"레벨이면 "로우"레벨의 출력신호(OUT)를 발생한다. 즉, 정상 모드시에 입력신호(IN)를 지연하여 출력신호(OUT)를 발생한다.
테스트 모드시에 제1테스트 신호(TMRS1)가 "하이"레벨이면 NAND게이트(ND1)는 "하이"레벨의 신호를 발생하고 NAND게이트(ND2)는 제1핀을 통하여 "하이"레벨의 신호가 인가되면 "로우"레벨의 신호를 발생하고, "로우"레벨의 신호가 인가되면 "하이"레벨의 신호를 발생한다. NAND게이트(ND3)와 인버터들(I5, I6)로 구성된 회로는 NAND게이트(ND2)의 출력신호가 로우"레벨이면"하이"레벨의 출력신호(OUT)를 발생하고, "하이"레벨이면 "로우"레벨의 출력신호(OUT)를 발생한다. 즉, 테스트 모드시에 제1테스트 신호(TMRS1)가 "하이"레벨이면 제1핀을 통하여 입력되는 신호를 지연하여 출력신호(OUT)를 발생한다.
따라서, 테스트 모드시에 제1핀을 통하여 인가되는 신호의 타이밍을 조절함 에 의해서 출력신호(OUT)의 발생 타이밍을 조절하는 것이 가능하다.
테스트 모드시에 만일 제1 및 제2테스트 신호(TMRS2)가 모두"하이"레벨이면 CMOS전송 게이트(T1)가 온되어 출력신호(OUT)를 제2핀을 통하여 출력한다.
결과적으로, 테스트 모드시에 제1핀을 통하여 인가되는 신호의 타이밍을 조절함에 의해서 출력신호(OUT)의 발생 타이밍을 조절하는 것이 가능하고, 또한, 출력신호(OUT)를 제2핀을 통하여 출력함으로써 출력신호(OUT)의 발생 타이밍을 모니터하는 것이 가능하다.
상기의 모든 테스트는 반도체 메모리 장치가 테스트 장비(미도시)에 연결되어 진행된다. 테스트 장비는 통상의 기술로 잘 알려진 바 본 명세서에서 구체적인 설명은 생략한다. 반도체 메모리 장치는 상기 제1핀 및 제2핀을 통해서 테스트 장비에 연결된다. 즉, 제1테스트 신호(TMRS1)가 활성화되면, 상기 테스트 장비는 상기 입력신호(IN)의 입력시점을 가변하며 반도체 메모리 장치의 동작을 테스트한다. 그리고, 제2테스트 신호(TMRS2)가 활성화되면, 상기 출력신호(OUT)의 발생 타이밍을 모니터하여 최적의 출력시점에 대응하는 입력신호(IN)의 타이밍을 찾아낼 수 있다. 그래서, 모니터된 결과에 따라 입력신호(IN)의 발생 타이밍을 조절하게 된다.
바람직하기로는 상기의 제1테스트 신호 및 제2테스트 신호는 테스트 모드 레지스터 세트(Test Mode Register Set) 명령에 의해서 발생한다. 그리고, 제1핀으로는 클럭 인에이블 신호(CKE) 핀을, 제2핀으로는 데이터 마스킹(DM) 핀을 사용하는 것이 바람직하다. 상기 반도체 메모리 장치가 다이내믹 랜덤 억세스 메모리(DRAM) 인 경우를 가정할 때, 테스트 장비로부터 상기 테스트 모드 레지스터 명령이 상기 반도체 메모리 장치에 인가되어 해당하는 각각의 테스트 신호(TMRS1,TMRS2)가 활성화된다.
도4는 도3의 본 발명의 실시예에 따른 지연 회로의 동작을 설명하기 위한 타이밍도이다. 앞서 도1에서 설명한 바와 같이 정상 모드시(CASE1)시에 입력신호(IN)는 출력신호(OUT)를 발생한다. 테스트 모드시(CASE2, CASE3)시에 제1테스트 신호들(TMRS1, TMRS2)가 활성화되면, 테스트장비는 제1핀으로 인가되는 신호의 입력시점을 CASE2 및 CASE3에 나타낸 바와 같이 입력신호(IN)의 인가 시점으로부터 시간(T1) 및 시간(T2)만큼 지연하여 인하고, 제2핀을 통하여 출력되는 출력신호(OUT)의 발생 타이밍을 모니터하게 된다.
즉, 테스트 장비는 입력신호(IN)의 입력시점을 세밀하게 조절하면서 반도체 메모리 장치에 입력하고 다시 이에 대응하는 출력신호(OUT)를 모니터함으로써 고주파 동작에 적절한 타이밍을 찾을 수 있다.
바람직하기로는 상기 반도체 메모리 장치는 다이내믹 랜덤 억세스 메모리(DRAM)인 경우에 적용할 수 있으며, 특히 반도체 메모리 장치 내부의 지연 회로는 데이터라인 증폭기(미도시)의 제어신호 발생기(미도시)에 사용된다. 고주파 동작에 있어서 중요한 데이터 패쓰는 데이터라인 증폭기의 제어신호 발생기를 포함한다. 통상의 DRAM 및 데이터라인 증폭기는 당업자에게 잘 알려진 바 본 명세서에서는 설명을 생략한다.
따라서, 본 발명의 반도체 메모리 장치의 지연 회로는 도3 및 도4에서 보여진 바와 같이 저항이나 커패시터 등의 지연 시간 조절 수단이 필요없어 반도체 메 모리 장치 내에서 상당한 크기의 레이아웃을 줄일 수 있다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 상기 제1핀 및 제2핀은 시간적으로 중복되지 않는다면 같은 핀을 사용할 수도 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 일 실시예에 따른 지연 회로는 테스트 동작시에 반도체 메모리 장치내의 지연 회로에 대한 지연 시간을 세밀하게 조절할 수 있고 이를 다시 모니터할 수 있어 고주파동작에 적절한 타이밍을 제공할 수 있으며 저항 및 커패시터 등의 지연 시간 조절수단을 없앰으로써 레이아웃을 줄이는 효과가 있다.

Claims (10)

  1. 제1 및 제2핀들;
    정상 모드시에 입력신호를 출력하고, 테스트 모드시에 제1테스트 신호에 응답하여 상기 제1핀으로부터 입력받은 신호를 전달하는 제1게이트 회로; 및
    제2테스트 신호에 응답하여 상기 제1게이트 회로로부터 출력되는 신호를 상기 제2핀을 통해서 상기 반도체 메모리 장치 외부로 출력하는 제2게이트 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  2. 제1항에 있어서, 상기 제1게이트 회로의 출력신호를 소정 시간 지연하여 상기 제2게이트 회로로 출력하는 지연기를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  3. 제1항에 있어서, 상기 제1테스트 신호는 모드 레지스터 세트(MRS) 명령에 의해서 발생되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  4. 제1항에 있어서, 상기 제2테스트 신호는 모드 레지스터 세트(MRS) 명령에 의해서 발생되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는 DRAM 인 것을 특징으로 하는 반 도체 메모리 장치의 지연 회로.
  6. 제1항에 있어서, 상기 반도체 메모리 장치는
    데이터라인 증폭기를 더 구비하며,
    상기 제2게이트 회로부터 출력되는 신호는 상기 데이터라인 증폭기에 입력되는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  7. 제1항에 있어서, 상기 제1핀은 클럭 인에이블(CKE) 핀인 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  8. 제1항에 있어서, 상기 제2핀은 데이터 마스킹(DM) 핀인 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  9. 제1항에 있어서, 상기 제1게이트 회로는
    상기 제1테스트 신호가 비활성화되면 상기 입력신호를출력하는 제1게이트; 및
    상기 제1테스트 신호가 활성화되면 상기 제1핀으로 인가되는 신호를 출력하는 제2게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  10. 제1항에 있어서, 상기 제2게이트 회로는 CMOS 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
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