KR20040003562A - 동기식 반도체 기억장치의 테스트 모드 진입회로 - Google Patents

동기식 반도체 기억장치의 테스트 모드 진입회로 Download PDF

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KR20040003562A
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Abstract

동기식 반도체 기억장치의 테스트 모드 진입회로가 개시된다. 본 발명에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로는 커맨드 디코더와, 어드레스 조합 디코더와, 테스트모드 보호회로 및 테스트모드 인에이블회로를 포함한다. 커맨드 디코더는 다수의 외부 입력신호에 응답하여 소정의 MRS 명령을 출력한다. 어드레스 조합 디코더는 다수의 어드레스 신호에 응답하여 다수의 조합신호를 출력한다. 테스트모드 보호회로는 MRS 명령 및 다수의 조합신호에 응답하여 소정의 제어신호를 출력한다. 테스트모드 인에이블회로는 MRS 명령, 다수의 조합신호, 및 소정의 제어신호에 응답하여 테스트모드 활성신호를 출력한다. 동기식 반도체 기억장치의 테스트 모드 진입회로는 의도하지 않은 테스트모드 진입 MRS 명령에 의한 원하지 않는 테스트 모드의 진입을 방지할 수 있는 장점이 있다.

Description

동기식 반도체 기억장치의 테스트 모드 진입회로{Entry circuits of test mode for a synchronous semiconductor memory device}
본 발명은 반도체 장치에 관한 것으로서, 특히, 동기식 반도체 기억장치의 테스트 모드 진입회로에 관한 것이다.
동기식 반도체 기억장치에서 MRS(Mode Register Set) 명령은 특정 어드레스 조합과 함께 인가되어 캐스 레이턴시(CAS latency), 버스트 랭스(Burst length) 등과 같은 동작 방식을 결정한다. 또한, MRS 명령이 다른 특정 어드레스 조합(통상 A7='1')과 함께 인가되는 경우에 테스트 모드의 진입이 이루어진다.
테스트 모드란 동기식 반도체 기억장치의 생산과정에서 반도체 기억장치를 효율적으로 테스트하기 위해 도입된 특수한 동작 모드이다. 이러한 테스트 모드는 사용자에게 제공되는 기능은 아니다. 따라서, 사용자는 MRS 명령으로 캐스 레이턴시(CAS latency), 버스트 랭스(Burst length) 등과 같은 동작 방식만을 설정한다. 그리고, 반도체 기억장치의 생산과정에서는 MRS 명령과 함께 인가되는 어드레스에 따라 테스트 모드가 설정된다.
이러한 테스트 모드의 설정을 위한 종래의 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 동기식 반도체 기억장치의 테스트 모드 진입회로의 일예를 나타내는 도면이고, 도 2는 도 1의 회로에서 테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
먼저, 도 1을 참조하면, 종래의 동기식 반도체 기억장치의 테스트 모드 진입회로는 커맨드 디코더(11)와, 어드레스 조합 디코더(12) 및 D 플립플롭(13)으로 구성된다.
상기 커맨드 디코더(11)는 다수의 외부 입력 신호에 응답하여 MRS 명령(MRS)을 출력한다. 상기 다수의 외부 입력 신호는 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS) 및 기록 인에이블 신호(/WE)를 포함한다.
상기 어드레스 조합 디코더(12)는 메모리 어드레스 신호(A0~An-1)에 응답하여 어드레스 조합신호(DA)를 출력한다. 상기 어드레스 조합신호(DA)는 외부에서 인가되는 상기 메모리 어드레스 신호(A0~An-1)가 회로적으로 미리 정한 어드레스 조합과 일치하는 경우 인에이블된다.
상기 D 플립플롭(13)은 상기 MRS 명령(MRS)을 클럭 입력으로 수신하고, 상기 어드레스 조합신호(DA)를 D 입력으로 수신한다.
도 2를 참조하면, 클럭신호(CK)에 동기하여 /CS, /RAS, /CAS, /WE가 모두 '로우'로 됨에 따라 상기 커맨드 디코더(11)가 MRS 명령(MRS)을 '하이'로 출력한다. 상기 D 플립플롭(13)은 상기 MRS 명령(MRS) 입력시 인가된 상기 어드레스조합신호(DA)에 따라 셋(set) 되어 테스트 모드로의 진입을 활성화시키는 테스트모드 활성신호(TM)를 출력한다.
상기한 것과 같이, 종래의 동기식 반도체 기억장치의 테스트 모드 진입회로는 단지 1회의 MRS 명령만으로 테스트 모드의 진입이 가능하다.
그러나, 상기 MRS 명령은 사용자의 부주의, 시스템 타이밍 설정 오류, 시스템 노이즈, 전원상승시에 의도하지 않게 발생될 수 있다. 따라서 의도하지 않은 MRS 명령이 발생되는 것에 의해 원하지 않는 테스트 모드로 진입할 가능성이 더욱 증가된다.
본 발명이 이루고자하는 기술적 과제는, 의도하지 않은 MRS 명령에 의한 원하지 않는 테스트 모드의 진입을 방지하는 동기식 반도체 기억장치의 테스트 모드 진입회로를 제공하는데 있다.
도 1은 종래의 동기식 반도체 기억장치의 테스트 모드 진입회로의 일예를 나타내는 도면이다.
도 2는 도 1의 회로에서 테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
도 3은 본 발명의 제1실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로를 나타내는 도면이다.
도 4는 도 3의 회로에서 테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
도 5는 본 발명의 제2실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로를 나타내는 도면이다.
도 6은 도 5의 회로에서 제1테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
도 7은 도 5의 회로에서 제2테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
도 8은 본 발명의 제3실시예에 의한 동기식 반도체 기억장치의 테스트 모드진입회로를 나타내는 도면이다.
도 9는 본 발명의 제4실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 동기식 반도체 기억장치의 테스트 모드 진입회로는 반도체 기억장치의 테스트 모드 진입회로에 있어서, 커맨드 디코더와, 어드레스 조합 디코더와, 테스트모드 보호회로 및 테스트모드 인에이블회로를 포함하는 것을 특징으로 한다.
커맨드 디코더는 다수의 외부 입력신호에 응답하여 소정의 MRS 명령을 출력한다. 어드레스 조합 디코더는 다수의 어드레스 신호에 응답하여 다수의 조합신호를 출력한다. 테스트모드 보호회로는 MRS 명령 및 다수의 조합신호에 응답하여 소정의 제어신호를 출력한다. 테스트모드 인에이블회로는 MRS 명령, 다수의 조합신호, 및 소정의 제어신호에 응답하여 테스트모드 활성신호를 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 동기식 반도체 기억장치의 테스트 모드 진입회로는 반도체 기억장치의 테스트 모드 진입회로에 있어서, 커맨드 디코더와, 어드레스 조합 디코더와, 테스트모드 보호회로 및 테스트모드 인에이블회로를 포함하는 것을 특징으로 한다.
커맨드 디코더는 다수의 외부 입력신호에 응답하여 소정의 MRS 명령을 출력한다. 어드레스 조합 디코더는 다수의 어드레스 신호에 응답하여 다수의 조합신호를 출력한다. 테스트모드 보호회로는 MRS 명령 및 다수의 조합신호 중 일부의 조합신호에 응답하여 소정의 제어신호를 출력한다. 테스트모드 인에이블회로는 MRS 명령, 소정의 제어신호, 및 나머지 조합신호에 응답하여 테스트모드 활성신호를 출력한다. 테스트모드 인에이블회로는 일부의 조합신호가 출력되는 순서에 따라 서로 다른 테스트모드로의 진입을 위한 활성신호를 각각 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 의한 동기식 반도체 기억장치의 테스트 모드진입회로를 나타내는 도면이다.
도 3과 같이, 본 발명의 제1실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로는 커맨드 디코더(110)와, 어드레스 조합 디코더(120)와, 테스트모드 보호회로(130) 및 테스트모드 인에이블회로(140)를 포함한다.
상기 커맨드 디코더(110)는 다수의 외부 입력신호에 응답하여 소정의 MRS 명령(MRS)을 출력한다. 상기 다수의 외부 입력신호는 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS) 및 기록 인에이블 신호(/WE)를 포함한다.
상기 어드레스 조합 디코더(120)는 메모리 어드레스 신호(A0~An-1)에 응답하여 제1, 제2, 제3조합신호(DA1, DA2, DA3)를 출력한다. 상기 제1, 제2, 제3조합신호(DA1, DA2, DA3)는 외부에서 인가되는 상기 메모리 어드레스 신호(A0~An-1)가 회로적으로 미리 정한 어드레스 조합과 일치하는 경우 인에이블된다. 여기에서, 상기 회로적으로 미리 정한 어드레스 조합은 특정 테스트 모드를 진입하기 위해 설정된 것이다. 상기 제1, 제2, 제3조합신호(DA1, DA2, DA3)는 서로 다른 어드레스 조합을 갖는다.
상기 테스트모드 보호회로(130)는 상기 MRS 명령(MRS) 및 상기 다수의 조합신호에 응답하여 소정의 제어신호를 출력한다. 상기 테스트모드 보호회로(130)는 제1논리회로부(131)와, T 플립플롭(132)과, 제2논리회로부(133)와, 제1 D 플립플롭(134) 및 제2 D 플립플롭(135)을 포함한다.
상기 제1논리회로부(131)는 상기 MRS 명령(MRS)과 상기 제1 및 제2조합신호(DA1, DA2)를 논리 연산하여 제1제어신호(CTL1)를 출력한다. 상기 제1논리회로부(131)는 OR 게이트(21)와 AND 게이트(22)로 실행될 수 있다. 상기 OR 게이트(21)는 상기 제1 및 제2조합신호(DA1, DA2)를 논리합하여 그 결과를 출력한다. 상기 AND 게이트(22)는 상기 OR 게이트(21)의 출력신호와 상기 MRS 명령(MRS)을 논리곱하여 상기 제1제어신호(CTL1)를 출력한다.
상기 T 플립플롭(132)은 상기 제1제어신호(CTL1)가 클럭입력으로 수신됨에 따라 제2제어신호(Y)의 논리 상태를 반전시켜 출력한다.
상기 제2논리회로부(133)는 상기 제1제어신호(CTL1) 및 상기 제2제어신호(Y)를 논리 연산하여 제3 및 제4제어신호(CTL3, CTL4)를 출력한다. 상기 제2논리회로부(133)는 인버터(23)와 제1 및 제2 AND 게이트(24, 25)로 실행될 수 있다. 상기 인버터(23)는 상기 제2제어신호(Y)를 반전하여 출력한다. 상기 제1 AND 게이트(24)는 반전된 제2제어신호(Y)와 상기 제1제어신호(CTL1)를 논리곱하여 제3제어신호(CTL3)를 출력한다. 상기 제2 AND 게이트(25)는 상기 제1제어신호(CTL1)와 상기 제2제어신호(Y)를 논리곱하여 제4제어신호(CTL4)를 출력한다.
상기 제1 D 플립플롭(134)은 상기 제1조합신호(DA1) 및 상기 제3제어신호(CTL3)에 응답하여 제5제어신호(SX1)를 출력한다. 상기 제2 D 플립플롭(135)은 상기 제2조합신호(DA2) 및 상기 제4제어신호(CTL4)에 응답하여 제6제어신호(SY2)를 출력한다.
상기 테스트모드 인에이블회로(140)는 제3논리회로부(141)와 제3 D 플립플롭(142)을 포함한다. 상기 제3논리회로부(141)는 상기 MRS 명령(MRS), 상기 제5제어신호(SX1) 및 상기 제6제어신호(SY2)를 논리 연산하여 제7제어신호(CTL7)를 출력한다. 상기 제3논리회로부(141)는 AND 게이트로 실행될 수 있다.
상기 제3 D 플립플롭(142)은 상기 제3조합신호(DA3) 및 상기 제7제어신호(CTL7)에 응답하여 테스트모드 활성신호(TM1)를 출력한다.
본 발명의 제1실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로의 동작을 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
도 4는 도 3의 회로에서 테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
도 4를 참조하면, 테스트 모드 진입을 위해, 상기 다수의 외부 입력 신호(/CS, /RAS, /CAS, /WE)가 소정의 클럭(CK) 지연시간을 두고 3회에 걸쳐서 '로우' 상태로 상기 커맨드 디코더(110)에 입력된다.
상기 다수의 외부 입력신호(/CS, /RAS, /CAS, /WE)가 3회에 걸쳐서 '로우'로 입력될 때, 상기 커맨드 디코더(110)가 MRS 명령(MRS)을 3회 출력한다.
또, 상기 어드레스 조합 디코더(120)는 인가된 메모리 어드레스 신호(A0~An-1)가 회로적으로 미리 정한 조합과 일치하면, 상기 MRS 명령(MRS)이 출력될 때, 제1, 제2, 제3조합신호(DA1, DA2, DA3)를 각각 순차적으로 출력한다.
첫 번째의 상기 MRS 명령(MRS)이 입력될 때, 상기 제1조합신호(DA1)가 입력되므로, 상기 제1논리회로부(131)는 첫 번째의 상기 제1제어신호(CTL1)를 출력한다.
또, 두 번째의 상기 MRS 명령(MRS)이 입력될 때, 상기 제2조합신호(DA2)가 입력되므로, 상기 제2논리회로부(131)는 두 번째의 상기 제1제어신호(CTL1)를 출력한다.
상기 T 플립플롭(132)은 상기 제1제어신호(CTL1)를 클럭입력으로 수신한다.
상기 T 플립플롭(132)은 초기상태에서 로직 로우 논리상태(Y='0')의 제2제어신호(Y)를 출력한다. 상기 제1조합신호(DA1)가 상기 제1논리회로부(131)에 입력된 시점으로부터 소정의 게이트 지연시간 후에, 상기 제1제어신호(CTL1)가 출력된다.
따라서, 상기 T 플립플롭(132)은 상기 제1조합신호(DA1)가 상기 제1논리회로부(131)에 입력된 시점으로부터 상기 게이트 지연시간이 경과된 후, 상기 제2제어신호(Y)의 논리 상태(Y='0')를 반전(Y='1')하여 출력한다.
또, 상기 T 플립플롭(132)은 상기 두 번째의 제1제어신호(CTL1)가 입력됨에 따라 상기 반전된 상태(Y='1')의 제2제어신호(Y)를 다시 반전시켜(Y='0') 출력한다.
도 4를 참조하면, 상기 제2제어신호(Y)는 상기 제1조합신호(DA1)의 출력 후, 소정의 게이트 지연시간이 경과된 시점에서 상기 제2조합신호(DA2)의 출력이 종료될 때까지만 반전된 상태(Y='1')로 유지된다. 여기에서, 상기 게이트 지연시간이 경과된 시점은 상기 제1조합신호(DA1)의 출력이 종료된 시점과 동일하다.
상기 반전된 제2제어신호(Y='1')는 상기 제2논리회로부(133)에서 상기 제1제어신호(CTL1)와 논리곱되어 각각 제3제어신호(CTL3) 및 제4제어신호(CTL4)로 출력된다.
초기상태에서 상기 제2제어신호(Y)가 로직 로우 논리상태(Y='0')이므로, 상기 제2논리회로부(133)에서 상기 인버터(23)의 반전출력(/Y)은 로직 하이 논리상태(Y='1')로 된다.
상기 제1 AND 게이트(24)는 상기 인버터(23)의 반전출력(/Y) 신호와 상기 제1제어신호(CTL1)를 논리곱하여 상기 제3제어신호(CTL3)를 출력한다.
그리고, 상기 제2제어신호(Y)가 로직 하이의 논리상태(Y='1')로 반전됨에 따라, 상기 제1 AND 게이트(24)는 상기 제3제어신호(CTL3)를 출력하지 않고, 상기 제2 AND 게이트(25)가 상기 제4제어신호(CTL4)를 출력한다.
상기 제1 D 플립플롭(134)은 상기 제1조합신호(DA1)를 D입력으로, 상기 제3제어신호(CTL3)를 클럭입력으로 각각 수신한다. 상기 제1 D 플립플롭(134)은 상기 제3제어신호(CTL3)가 입력됨에 따라 제5제어신호(SX1)를 출력한다.
상기 제2 D 플립플롭(135)은 상기 제2조합신호(DA2)를 D입력으로, 상기 제4제어신호(CTL4)를 클럭입력으로 각각 수신한다. 상기 제2 D 플립플롭(135)은 상기 제4제어신호(CTL4)가 입력됨에 따라 제6제어신호(SY2)를 출력한다.
다음으로, 상기 제3논리회로부(141)는 상기 MRS 명령(MRS)과, 상기 제5 및 제6제어신호(SX1, SY2)를 논리곱하여 제7제어신호(CTL7)를 출력한다.
상기 제3 D 플립플롭(142)은 상기 제3조합신호(DA3)를 D입력으로, 상기 제7제어신호(CTL7)를 클럭입력으로 각각 수신한다. 상기 제3 D 플립플롭(142)은 상기제7제어신호(CTL7)가 입력됨에 따라 테스트모드 활성신호(TM1)를 출력한다.
도 5는 본 발명의 제2실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로를 나타내는 도면이다. 도 5와 같이, 본 발명의 제2실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로는 커맨드 디코더(110)와, 어드레스 조합 디코더(120)와, 테스트모드 보호회로(230) 및 제1 및 제2 테스트모드 인에이블회로(240, 250)를 포함한다.
상기 커맨드 디코더(110)와 상기 어드레스 조합 디코더(120)의 구성 및 구체적인 동작은 상기 제1실시예에서 설명한 것과 동일하므로 생략하기로 한다.
상기 테스트모드 보호회로(230)는 상기 MRS 명령(MRS) 및 상기 다수의 조합신호 중 일부의 조합신호에 응답하여 소정의 제어신호를 출력한다. 상기 테스트모드 보호회로(230)는 제1논리회로부(231)와, T 플립플롭(232)과, 제2논리회로부(233)와, 제1, 제2, 제3 및 제4 D 플립플롭(234, 235, 236, 237)을 포함한다.
상기 제1논리회로부(231)는 상기 MRS 명령(MRS)과 상기 제1 및 제2조합신호(DA1, DA2)를 논리 연산하여 제1제어신호(CTL1)를 출력한다. 상기 제1논리회로부(231)는 OR 게이트(31)와 AND 게이트(32)로 실행될 수 있다. 상기 OR 게이트(31)는 상기 제1 및 제2조합신호(DA1, DA2)를 논리합하여 그 결과를 출력한다. 상기 AND 게이트(32)는 상기 OR 게이트(31)의 출력신호와 상기 MRS 명령(MRS)을 논리곱하여 상기 제1제어신호(CTL1)를 출력한다.
상기 T 플립플롭(232)은 상기 제1제어신호(CTL1)가 클럭입력으로 수신됨에따라 제2제어신호(Y)의 논리 상태를 반전시켜 출력한다.
상기 제2논리회로부(233)는 상기 제1제어신호(CTL1) 및 상기 제2제어신호(Y)를 논리 연산하여 제3 및 제4제어신호(CTL3, CTL4)를 출력한다. 상기 제2논리회로부(233)는 인버터(33)와 제1 및 제2 AND 게이트(34, 35)로 실행될 수 있다. 상기 인버터(33)는 상기 제2제어신호(Y)를 반전하여 출력한다. 상기 제1 AND 게이트(34)는 반전된 제2제어신호(/Y)와 상기 제1제어신호(CTL1)를 논리곱하여 제3제어신호(CTL3)를 출력한다. 상기 제2 AND 게이트(35)는 상기 제1제어신호(CTL1)와 상기 제2제어신호(Y)를 논리곱하여 제4제어신호(CTL4)를 출력한다.
상기 제1 D 플립플롭(234)은 상기 제1조합신호(DA1) 및 상기 제3제어신호(CTL3)에 응답하여 제5제어신호(SX1)를 출력한다. 상기 제2 D 플립플롭(235)은 상기 제2조합신호(DA2) 및 상기 제3제어신호(CTL3)에 응답하여 제6제어신호(SX2)를 출력한다. 상기 제3 D 플립플롭(236)은 상기 제1조합신호(DA1) 및 상기 제4제어신호(CTL4)에 응답하여 제7제어신호(SY1)를 출력한다. 상기 제4 D 플립플롭(237)은 상기 제1조합신호(DA2) 및 상기 제4제어신호(CTL4)에 응답하여 제8제어신호(SY2)를 출력한다.
상기 제1테스트모드 인에이블회로(240)는 제3논리회로부(241)와 제5 D 플립플롭(242)을 포함한다. 상기 제3논리회로부(241)는 상기 MRS 명령(MRS), 상기 제5제어신호(SX1) 및 상기 제8제어신호(SY2)를 논리 연산하여 제9제어신호(CTL9)를 출력한다. 상기 제3논리회로부(241)는 AND 게이트로 실행될 수 있다.
상기 제5 D 플립플롭(242)은 상기 제3조합신호(DA3) 및 상기 제9제어신호(CTL9)에 응답하여 제1테스트모드 활성신호(TM1)를 출력한다.
상기 제2테스트모드 인에이블회로(250)는 제4논리회로부(251)와 제6 D 플립플롭(252)을 포함한다. 상기 제4논리회로부(251)는 상기 MRS 명령(MRS), 상기 제6제어신호(SX2) 및 상기 제7제어신호(SY1)를 논리 연산하여 제10제어신호(CTL10)를 출력한다. 상기 제4논리회로부(251)는 AND 게이트로 실행될 수 있다.
상기 제6 D 플립플롭(252)은 상기 제3조합신호(DA3) 및 상기 제10제어신호(CTL10)에 응답하여 제2테스트모드 활성신호(TM2)를 출력한다.
상기 제1테스트모드 활성신호(TM1)와 제2테스트모드 활성신호(TM2)는 동기식 반도체 기억장치가 서로 다른 테스트 모드로 각각 진입하게 하는 신호이다.
본 발명의 제2실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로의 동작을 도 5, 도 6 및 도 7을 참조하여 설명하면 다음과 같다.
도 6은 도 5의 회로에서 제1테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이고, 도 7은 도 5의 회로에서 제2테스트 모드 진입과 관련한 신호들에 대한 타이밍 차트이다.
먼저, 상기 제1테스트모드 활성신호(TM1)가 출력되는 경우의 회로 동작을 살펴보면 다음과 같다.
도 6 및 도 7을 참조하면, 테스트 모드 진입을 위해, 상기 다수의 외부 입력 신호(/CS, /RAS, /CAS, /WE)가 소정의 클럭(CK) 지연시간을 두고 3회에 걸쳐서 '로우' 상태로 상기 커맨드 디코더(110)에 입력된다.
상기 다수의 외부 입력신호(/CS, /RAS, /CAS, /WE)가 3회에 걸쳐서 '로우'로 입력될 때, 상기 커맨드 디코더(110)가 MRS 명령(MRS)을 3회 출력한다.
또, 상기 어드레스 조합 디코더(120)는 인가된 메모리 어드레스 신호(A0~An-1)가 회로적으로 미리 정한 조합과 일치하면, 상기 MRS 명령(MRS)이 출력될 때, 제1, 제2, 제3조합신호(DA1, DA2, DA3)를 각각 순차적으로 출력한다.
첫 번째의 상기 MRS 명령(MRS)이 입력될 때, 상기 제1조합신호(DA1)가 입력되므로, 상기 제1논리회로부(231)는 첫 번째의 상기 제1제어신호(CTL1)를 출력한다.
또, 두 번째의 상기 MRS 명령(MRS)이 입력될 때, 상기 제2조합신호(DA2)가 입력되므로, 상기 제1논리회로부(231)는 두 번째의 상기 제1제어신호(CTL1)를 출력한다.
상기 T 플립플롭(232)은 상기 제1제어신호(CTL1)를 클럭입력으로 수신한다.
상기 T 플립플롭(232)은 초기상태에서 로직 로우 논리상태(Y='0')의 제2제어신호(Y)를 출력한다. 상기 제1조합신호(DA1)가 상기 제1논리회로부(231)에 입력된 시점으로부터 소정의 게이트 지연시간 후에, 상기 제1제어신호(CTL1)가 출력된다.
따라서, 상기 T 플립플롭(232)은 상기 제1조합신호(DA1)가 상기 제1논리회로부(131)에 입력된 시점으로부터 상기 게이트 지연시간이 경과된 후, 상기 제2제어신호(Y)의 논리 상태(Y='0')를 반전(Y='1')하여 출력한다.
또, 상기 T 플립플롭(232)은 상기 두 번째의 제1제어신호(CTL1)가 입력됨에따라 상기 반전된 상태(Y='1')의 제2제어신호(Y)를 다시 반전시켜(Y='0') 출력한다.
도 6 및 도 7을 참조하면, 상기 제2제어신호(Y)는 상기 제1조합신호(DA1)의 출력 후, 소정의 게이트 지연시간이 경과된 시점에서 상기 제2조합신호(DA2)의 출력이 종료될 때까지만 반전된 상태(Y='1')로 유지된다. 여기에서, 상기 게이트 지연시간이 경과된 시점은 상기 제1조합신호(DA1)의 출력이 종료된 시점과 동일하다.
상기 반전된 제2제어신호(Y='1')는 상기 제2논리회로부(233)에서 상기 제1제어신호(CTL1)와 논리곱되어 각각 제3제어신호(CTL3) 및 제4제어신호(CTL4)로 출력된다.
초기상태에서 상기 제2제어신호(Y)가 논리상태(Y='0')이므로, 상기 제2논리회로부(233)에서 상기 인버터(33)의 반전출력(/Y)은 논리상태(Y='1')로 된다.
상기 제1 AND 게이트(34)는 상기 인버터(33)의 반전출력(/Y) 신호와 상기 제1제어신호(CTL1)를 논리곱하여 상기 제3제어신호(CTL3)를 출력한다.
그리고, 상기 제2제어신호(Y)가 로직 하이의 논리상태(Y='1')로 반전됨에 따라, 상기 제1 AND 게이트(34)는 상기 제3제어신호(CTL3)를 출력하지 않고, 상기 제2 AND 게이트(35)가 상기 제4제어신호(CTL4)를 출력한다.
상기 제1 D 플립플롭(234)은 상기 제1조합신호(DA1)를 D입력으로, 상기 제3제어신호(CTL3)를 클럭입력으로 각각 수신한다. 상기 제1 D 플립플롭(234)은 상기 제3제어신호(CTL3)가 입력됨에 따라 로직 하이의 제5제어신호(SX1)를 출력한다.
상기 제2 D 플립플롭(235)은 상기 제2조합신호(DA2)를 D입력으로, 상기 제3제어신호(CTL3)를 클럭입력으로 각각 수신한다. 상기 제2 D 플립플롭(235)은 상기 제3제어신호(CTL3)가 입력됨에 따라 로직 로우의 제6제어신호(SX2)를 출력한다.
상기 제3 D 플립플롭(236)은 상기 제1조합신호(DA1)를 D입력으로, 상기 제4제어신호(CTL4)를 클럭입력으로 각각 수신한다. 상기 제3 D 플립플롭(236)은 상기 제4제어신호(CTL4)가 입력됨에 따라 로직 로우의 제7제어신호(SY1)를 출력한다.
상기 제4 D 플립플롭(237)은 상기 제2조합신호(DA1)를 D입력으로, 상기 제4제어신호(CTL4)를 클럭입력으로 각각 수신한다. 상기 제4 D 플립플롭(237)은 상기 제4제어신호(CTL4)가 입력됨에 따라 로직 하이의 제8제어신호(SY2)를 출력한다.
도 6을 참조하면, 상기 제5제어신호(SX1) 및 제8제어신호(SY2)가 출력될 때, 상기 제6제어신호(SX2) 및 상기 제7제어신호(SY1)는 출력되지 않는다. 그 이유는, 상기 제1조합신호(DA1)가 출력될 때, 상기 제3제어신호(CTL3)가 상기 제1 D 플립플롭(234)과 상기 제2 D 플립플롭(235) 모두에 인가되지만, 상기 제2 D 플립플롭(235)은 상기 제2조합신호(DA2)를 D입력으로 수신하기 때문이다.
마찬가지로, 상기 제2조합신호(DA2)가 출력될 때, 상기 제4제어신호(CTL4)가 상기 제3 D 플립플롭(236)과 상기 제4 D 플립플롭(237) 모두에 인가되지만, 상기 제3 D 플립플롭(236)은 상기 제2조합신호(DA1)를 D입력으로 수신하기 때문이다.
다음으로, 상기 제3논리회로부(241)는 상기 MRS 명령(MRS)과, 상기 제5 및 제8제어신호(SX1, SY2)를 논리곱하여 제9제어신호(CTL9)를 출력한다.
상기 제5 D 플립플롭(242)은 상기 제3조합신호(DA3)를 D입력으로, 상기 제9제어신호(CTL9)를 클럭입력으로 각각 수신한다. 상기 제5 D 플립플롭(242)은 상기제9제어신호(CTL9)가 입력됨에 따라 제1테스트모드 활성신호(TM1)를 출력한다.
다음으로, 상기 제2테스트모드 활성신호(TM2)가 출력되는 경우의 회로 동작을 살펴보면 다음과 같다.
상기 제2테스트모드 활성신호(TM2)가 출력되는 경우의 회로 동작은 상기 제1테스트모드 활성신호(TM1)가 출력되는 경우의 동작과 유사하다. 단지 차이점은 상기 어드레스 조합 디코더(120)가 상기 조합신호들을 출력하는데 있어서, 상기 제2조합신호(DA2), 상기 제1조합신호(DA1), 상기 제3조합신호(DA3)의 순서로 출력한다는 것이다.
도 7을 참조하면, 상기 제6제어신호(SX2) 및 제7제어신호(SY1)가 출력될 때, 상기 제5제어신호(SX1) 및 상기 제8제어신호(SY2)는 출력되지 않는다. 그 이유는, 상기 제2조합신호(DA2)가 출력될 때, 상기 제3제어신호(CTL3)가 상기 제1 D 플립플롭(234)과 상기 제2 D 플립플롭(235) 모두에 인가되지만, 상기 제1 D 플립플롭(234)은 상기 제1조합신호(DA1)를 D입력으로 수신하기 때문이다.
마찬가지로, 상기 제1조합신호(DA1)가 출력될 때, 상기 제4제어신호(CTL4)가 상기 제3 D 플립플롭(236)과 상기 제4 D 플립플롭(237) 모두에 인가되지만, 상기 제4 D 플립플롭(237)은 상기 제2조합신호(DA2)를 D입력으로 수신하기 때문이다.
따라서, 상기 제4논리회로부(251)는 상기 MRS 명령(MRS)과, 상기 제6 및 제7제어신호(SX2, SY1)를 논리곱하여 제10제어신호(CTL10)를 출력한다.
상기 제6 D 플립플롭(252)은 상기 제3조합신호(DA3)를 D입력으로, 상기 제10제어신호(CTL10)를 클럭입력으로 각각 수신한다. 상기 제6 D 플립플롭(252)은 상기제10제어신호(CTL10)가 입력됨에 따라 제2테스트모드 활성신호(TM2)를 출력한다.
상기에서 이해되는 것과 같이, 상기 제1 및 제2조합신호(DA1, DA2)가 상기 어드레스 조합 디코더(120)에서 출력되는 순서에 의해, 상기 제1테스트모드 인에이블회로(240)와 상기 제2테스트모드 인에이블회로(250)의 동작이 결정된다.
즉, 상기 제1조합신호(DA1), 제2조합신호(DA2)의 순서로 출력되면, 상기 제1테스트모드 인에이블회로(240)가 동작하여 상기 제1테스트모드 활성신호(TM1)를 출력한다. 또, 상기 제2조합신호(DA2), 제1조합신호(DA1)의 순서로 출력되면, 상기 제2테스트모드 인에이블회로(250)가 동작하여 상기 제2테스트모드 활성신호(TM2)를 출력한다.
도 5, 도 6, 도 7에서는 상기 제1조합신호(DA1), 제2조합신호(DA2)의 순서로 출력되면, 상기 제1테스트모드 활성신호(TM1)가 출력되는 것으로 설명되었지만, 상기 순서는 반대의 경우에도 동일하게 적용될 수 있다.
즉, 상기 제1조합신호(DA1), 제2조합신호(DA2)의 순서로 출력되면, 상기 제2테스트모드 인에이블회로(250)가 동작하여 상기 제2테스트모드 활성신호(TM2)를 출력하도록 설정할 수도 있다. 그러면, 상기 제2조합신호(DA2), 제1조합신호(DA1)의 순서로 출력될 때, 상기 제1테스트모드 인에이블회로(240)가 동작하여 상기 제1테스트모드 활성신호(TM1)를 출력하게 된다.
도 8은 본 발명의 제3실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로를 나타내는 도면이다.
도 8에서, 본 발명의 제3실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로는, 도 3에 도시된 상기 제1실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로와 유사하다.
따라서, 본 발명의 제3실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로의 구성 및 구체적인 동작은 상기 제1실시예에서 설명한 것과 동일하므로 생략하기로 한다.
다만, 본 발명의 상기 제3실시예와 상기 제1실시예에서는 몇 가지 차이점들을 갖는다. 이들 차이점에 대해 설명하면 다음과 같다.
도 3의 회로와의 첫 번째 차이점은 상기 어드레스 조합 디코더(320)가 상기 제1, 제2, 제3조합신호(DA1, DA2, DA3) 외에 추가의 제4조합신호(DA4)를 더 출력한다는 것이다. 도 3의 회로와의 두 번째 차이점은 상기 테스트모드 인에이블회로(340)가 추가의 제4 D 플립플롭(343)을 더 포함한다는 것이다.
상기 제4조합신호(DA4)는 추가의 테스트모드 활성신호를 출력하기 위한 신호이다.
상기 제4 D 플립플롭(343)은 상기 제4조합신호(DA4)를 D입력으로, 상기 제7제어신호(CTL7)를 클럭입력으로 각각 수신한다. 따라서, 상기 제4 D 플립플롭(343)은 상기 제7제어신호(CTL7)가 입력됨에 따라 상기 제2테스트모드 활성신호(TM2)를 출력한다.
결국, 상기 테스트모드 인에이블회로(340)는 제1, 제2, 제3조합신호(DA1, DA2, DA3)가 입력되면 제1테스트모드 활성신호(TM1)를 출력하고, 제1, 제2, 제4조합신호(DA1, DA2, DA4)가 입력되면 제2테스트모드 활성신호(TM2)를 출력한다.
좀 더 구체적으로 설명하면, 상기 제3조합신호(DA3)가 출력될 때, 상기 제7제어신호(CTL7)가 상기 제3 D 플립플롭(342)과 상기 제4 D 플립플롭(343) 모두에 인가된다. 하지만, 상기 제4 D 플립플롭(343)은 상기 제4조합신호(DA4)를 D입력으로 수신하기 때문에, 제2테스트모드 활성신호(TM2)를 출력하지 않는다. 이 때는 상기 제3 D 플립플롭(342)이 제1테스트모드 활성신호(TM1)를 출력한다.
또, 상기 제4조합신호(DA4)가 출력될 때, 상기 제7제어신호(CTL7)가 상기 제3 D 플립플롭(342)과 상기 제4 D 플립플롭(343) 모두에 인가된다. 하지만, 상기 제3 D 플립플롭(342)은 상기 제3조합신호(DA3)를 D입력으로 수신하기 때문에, 제2테스트모드 활성신호(TM1)를 출력하지 않는다. 이 때는 상기 제4 D 플립플롭(343)이 제2테스트모드 활성신호(TM2)를 출력한다.
따라서, 상기 테스트모드 인에이블회로(340)는 추가의 조합신호들이 입력될 때, 추가의 테스트모드 활성신호들을 각각 출력할 수 있도록 확장될 수 있다.
도 8에서는 상기 어드레스 조합 디코더(320)가 추가의 조합신호로서 제4조합신호(DA4)를 더 출력하는 것이 도시되었지만, 상기 어드레스 조합 디코더(320)는 다수의 조합신호들을 더 출력할 수 있다.
또, 도 8에서는 상기 테스트모드 인에이블회로(340)가 제4 D 플립플롭(343)을 더 포함하는 것이 도시되었지만, 상기 테스트모드 인에이블회로(340)는 다수의 D 플립플롭들을 더 포함할 수 있다.
도 9는 본 발명의 제4실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로를 나타내는 도면이다.
도 9에서, 본 발명의 제4실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로는, 도 5에 도시된 상기 제2실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로와 유사하다.
따라서, 본 발명의 제4실시예에 의한 동기식 반도체 기억장치의 테스트 모드 진입회로의 구성 및 구체적인 동작은 앞서 설명한 상기 제2실시예와 동일하므로 생략하기로 한다.
다만, 본 발명의 상기 제4실시예와 상기 제2실시예에서는 몇 가지 차이점들을 갖는다. 이들 차이점에 대해 설명하면 다음과 같다.
도 5의 회로와의 첫 번째 차이점은 상기 어드레스 조합 디코더(420)가 상기 제1, 제2, 제3조합신호(DA1, DA2, DA3) 외에 추가의 제4조합신호(DA4)를 더 출력한다는 것이다. 도 5의 회로와의 두 번째 차이점은 상기 테스트모드 인에이블회로(440)가 추가의 제7 D 플립플롭(443)을 더 포함한다는 것이다. 도 5의 회로와의 세 번째 차이점은 상기 테스트모드 인에이블회로(450)가 추가의 제8 D 플립플롭(453)을 더 포함한다는 것이다.
상기 제4조합신호(DA4)는 추가의 테스트모드 활성신호들을 출력하기 위한 신호이다.
상기 제7 D 플립플롭(443)은 상기 제4조합신호(DA4)를 D입력으로, 상기 제9제어신호(CTL9)를 클럭입력으로 각각 수신한다. 따라서, 상기 제7 D 플립플롭(443)은 상기 제9제어신호(CTL9)가 입력됨에 따라 상기 제3테스트모드 활성신호(TM3)를 출력한다.
상기 제8 D 플립플롭(453)은 상기 제4조합신호(DA4)를 D입력으로, 상기 제10제어신호(CTL10)를 클럭입력으로 각각 수신한다. 따라서, 상기 제8 D 플립플롭(453)은 상기 제10제어신호(CTL10)가 입력됨에 따라 상기 제4테스트모드 활성신호(TM4)를 출력한다.
결국, 상기 테스트모드 인에이블회로(440)는 제1, 제2, 제3조합신호(DA1, DA2, DA3)가 순서대로 입력되면 제1테스트모드 활성신호(TM1)를 출력하고, 제1, 제2, 제4조합신호(DA1, DA2, DA4)가 순서대로 입력되면 제3테스트모드 활성신호(TM3)를 출력한다.
좀 더 구체적으로 설명하면, 상기 제3조합신호(DA3)가 출력될 때, 상기 제9제어신호(CTL9)가 상기 제5 D 플립플롭(442)과 상기 제7 D 플립플롭(443) 모두에 인가된다. 하지만, 상기 제7 D 플립플롭(443)은 상기 제4조합신호(DA4)를 D입력으로 수신하기 때문에, 제3테스트모드 활성신호(TM3)를 출력하지 않는다. 이 때는 상기 제5 D 플립플롭(442)이 제1테스트모드 활성신호(TM1)를 출력한다.
또, 상기 제4조합신호(DA4)가 출력될 때, 상기 제9제어신호(CTL9)가 상기 제5 D 플립플롭(442)과 상기 제7 D 플립플롭(443) 모두에 인가된다. 하지만, 상기 제5 D 플립플롭(442)은 상기 제3조합신호(DA3)를 D입력으로 수신하기 때문에, 제1테스트모드 활성신호(TM1)를 출력하지 않는다. 이 때는 상기 제7 D 플립플롭(443)이 제3테스트모드 활성신호(TM3)를 출력한다.
한편, 상기 테스트모드 인에이블회로(450)는 제2, 제1, 제3조합신호(DA2, DA1, DA3)가 순서대로 입력되면 제2테스트모드 활성신호(TM2)를 출력하고, 제2,제1, 제4조합신호(DA2, DA1, DA4)가 순서대로 입력되면 제4테스트모드 활성신호(TM4)를 출력한다.
좀 더 구체적으로 설명하면, 상기 제3조합신호(DA3)가 출력될 때, 상기 제10제어신호(CTL10)가 상기 제6 D 플립플롭(452)과 상기 제8 D 플립플롭(453) 모두에 인가된다. 하지만, 상기 제8 D 플립플롭(453)은 상기 제4조합신호(DA4)를 D입력으로 수신하기 때문에, 제4테스트모드 활성신호(TM4)를 출력하지 않는다. 이 때는 상기 제6 D 플립플롭(452)이 제2테스트모드 활성신호(TM2)를 출력한다.
또, 상기 제4조합신호(DA4)가 출력될 때, 상기 제10제어신호(CTL10)가 상기 제6 D 플립플롭(452)과 상기 제8 D 플립플롭(453) 모두에 인가된다. 하지만, 상기 제6 D 플립플롭(452)은 상기 제3조합신호(DA3)를 D입력으로 수신하기 때문에, 제2테스트모드 활성신호(TM2)를 출력하지 않는다. 이 때는 상기 제8 D 플립플롭(453)이 제4테스트모드 활성신호(TM4)를 출력한다.
따라서, 상기 테스트모드 인에이블회로(440) 및 상기 테스트모드 인에이블회로(450)는 추가의 조합신호들이 입력될 때, 추가의 테스트모드 활성신호들을 각각 출력할 수 있도록 확장될 수 있다.
도 9에서는 상기 어드레스 조합 디코더(420)가 추가의 조합신호로서 제4조합신호(DA4)를 더 출력하는 것이 도시되었지만, 상기 어드레스 조합 디코더(420)는 다수의 조합신호들을 더 출력할 수 있다.
또, 도 9에서는 상기 테스트모드 인에이블회로(440)가 제7 D 플립플롭(443)을 더 포함하는 것이 도시되었지만, 상기 테스트모드 인에이블회로(440)는 다수의D 플립플롭들을 더 포함할 수 있다.
또, 도 9에서는 상기 테스트모드 인에이블회로(450)가 제8 D 플립플롭(453)을 더 포함하는 것이 도시되었지만, 상기 테스트모드 인에이블회로(450)는 다수의 D 플립플롭들을 더 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명의 동기식 반도체 기억장치의 테스트 모드 진입회로에 의하면, 어드레스 조합이 서로 상이한 다수의 MRS 명령에 의해 테스트 모드에 진입하게 하므로써, 의도하지 않은 MRS 명령에 의한 원하지 않는 테스트 모드의 진입을 방지할 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기억장치의 테스트 모드 진입회로에 있어서,
    다수의 외부 입력신호에 응답하여 소정의 MRS 명령을 출력하는 커맨드 디코더;
    다수의 어드레스 신호에 응답하여 다수의 조합신호를 출력하는 어드레스 조합 디코더;
    상기 MRS 명령 및 상기 다수의 조합신호에 응답하여 소정의 제어신호를 출력하는 테스트모드 보호회로; 및
    상기 MRS 명령, 상기 다수의 조합신호, 및 상기 소정의 제어신호에 응답하여 테스트모드 활성신호를 출력하는 테스트모드 인에이블회로를 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  2. 제1항에 있어서,
    상기 커맨드 디코더는 상기 MRS 명령을 소정의 클럭 지연시간을 두고 소정 횟수만큼 출력하고,
    상기 어드레스 조합 디코더는 상기 다수의 조합신호를 상기 MRS 명령의 출력과 동기하여 출력하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  3. 제1항에 있어서,
    상기 테스트모드 보호회로는 상기 다수의 조합신호 중 일부의 조합신호를 수신하고,
    상기 테스트모드 인에이블회로는 나머지 조합신호를 수신하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  4. 제1항에 있어서, 상기 테스트모드 인에이블회로는
    다수의 테스트모드 활성신호를 출력하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  5. 제1항에 있어서,
    상기 테스트모드 보호회로는
    상기 MRS 명령과 상기 다수의 조합신호들 중 제1 및 제2조합신호를 논리 연산하여 상기 제어신호 중 제1제어신호를 출력하는 제1논리회로부;
    상기 제1제어신호에 응답하여 상기 제어신호 중 제2제어신호를 출력하는 T 플립플롭;
    상기 제1제어신호 및 상기 제2제어신호를 논리 연산하여 상기 제어신호 중 제3 및 제4제어신호를 출력하는 제2논리회로부;
    상기 제1조합신호 및 상기 제3제어신호에 응답하여 상기 제어신호 중 제5제어신호를 출력하는 제1 D 플립플롭; 및
    상기 제2조합신호 및 상기 제4제어신호에 응답하여 상기 제어신호 중 제6제어신호를 출력하는 제2 D 플립플롭을 포함하고,
    상기 테스트모드 인에이블회로는
    상기 MRS 명령, 상기 제5제어신호, 및 상기 제6제어신호를 논리 연산하여 제7제어신호를 출력하는 제3논리회로부; 및
    제3조합신호 및 상기 제7제어신호에 응답하여 테스트모드 활성신호를 출력하는 제3 D 플립플롭을 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  6. 제5항에 있어서, 상기 테스트모드 인에이블회로는
    추가의 조합신호들 각각과 상기 제7제어신호에 응답하여 각각의 테스트모드 활성신호를 출력하는 다수의 D 플립플롭들을 더 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  7. 제5항에 있어서, 상기 제1, 제2, 제3조합신호는
    서로 다른 어드레스 조합을 갖는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  8. 반도체 기억장치의 테스트 모드 진입회로에 있어서,
    다수의 외부 입력신호에 응답하여 소정의 MRS 명령을 출력하는 커맨드 디코더;
    다수의 어드레스 신호에 응답하여 다수의 조합신호를 출력하는 어드레스 조합 디코더;
    상기 MRS 명령 및 상기 다수의 조합신호 중 일부의 조합신호에 응답하여 소정의 제어신호를 출력하는 테스트모드 보호회로; 및
    상기 MRS 명령, 상기 소정의 제어신호, 및 나머지 조합신호에 응답하여 테스트모드 활성신호를 출력하는 테스트모드 인에이블회로를 포함하고,
    상기 테스트모드 인에이블회로는
    상기 일부의 조합신호가 출력되는 순서에 따라 서로 다른 테스트모드로의 진입을 위한 활성신호를 각각 출력하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  9. 제8항에 있어서,
    상기 커맨드 디코더는 상기 MRS 명령을 소정의 클럭 지연시간을 두고 소정 횟수만큼 출력하고,
    상기 어드레스 조합 디코더는 상기 다수의 조합신호를 상기 MRS 명령의 출력과 동기하여 출력하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  10. 제8항에 있어서,
    상기 테스트모드 보호회로는
    상기 MRS 명령과 제1 및 제2조합신호를 논리 연산하여 상기 제어신호 중 제1제어신호를 출력하는 제1논리회로부;
    상기 제1제어신호에 응답하여 상기 제어신호 중 제2제어신호를 출력하는 T 플립플롭;
    상기 제1제어신호 및 상기 제2제어신호를 논리 연산하여 상기 제어신호 중 제3 및 제4제어신호를 출력하는 제2논리회로부;
    상기 제1조합신호 및 상기 제3제어신호에 응답하여 상기 제어신호 중 제5제어신호를 출력하는 제1 D 플립플롭;
    상기 제2조합신호 및 상기 제3제어신호에 응답하여 상기 제어신호 중 제6제어신호를 출력하는 제2 D 플립플롭;
    상기 제1조합신호 및 상기 제4제어신호에 응답하여 상기 제어신호 중 제7제어신호를 출력하는 제3 D 플립플롭; 및
    상기 제2조합신호 및 상기 제4제어신호에 응답하여 상기 제어신호 중 제8제어신호를 출력하는 제4 D 플립플롭을 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  11. 제8항 또는 제10항에 있어서, 상기 테스트모드 인에이블회로는
    상기 MRS 명령, 상기 제5제어신호, 및 상기 제8제어신호를 논리 연산하여 제9제어신호를 출력하는 제3논리회로부;
    상기 MRS 명령, 상기 제6제어신호, 및 상기 제7제어신호를 논리 연산하여 제10제어신호를 출력하는 제4논리회로부;
    제3조합신호 및 상기 제9제어신호에 응답하여 제1테스트모드 활성신호를 출력하는 제5 D 플립플롭; 및
    제3조합신호 및 상기 제10제어신호에 응답하여 제2테스트모드 활성신호를 출력하는 제6 D 플립플롭을 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  12. 제11항에 있어서, 상기 테스트모드 인에이블회로는
    추가의 조합신호들 각각과 상기 제9제어신호에 응답하여 각각의 테스트모드 활성신호를 출력하는 다수의 D 플립플롭들을 더 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  13. 제11항에 있어서, 상기 테스트모드 인에이블회로는
    추가의 조합신호들 각각과 상기 제10제어신호에 응답하여 각각의 테스트모드 활성신호를 출력하는 다수의 D 플립플롭들을 더 포함하는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
  14. 제10항에 있어서, 상기 제1, 제2, 제3조합신호는
    서로 다른 어드레스 조합을 갖는 것을 특징으로 하는 동기식 반도체 기억장치의 테스트 모드 진입회로.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576833B1 (ko) * 2004-11-10 2006-05-10 삼성전자주식회사 반도체 메모리 장치의 지연 회로
US7184340B2 (en) 2004-11-01 2007-02-27 Samsung Electronics Co., Ltd. Circuit and method for test mode entry of a semiconductor memory device
KR100746227B1 (ko) * 2006-01-24 2007-08-03 삼성전자주식회사 반도체 메모리 장치
US7426153B2 (en) 2005-07-06 2008-09-16 Samsung Electronics Co., Ltd. Clock-independent mode register setting methods and apparatuses
KR100878308B1 (ko) * 2007-05-11 2009-01-14 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 모드 제어 회로
KR100931024B1 (ko) * 2008-09-19 2009-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 모드 신호 생성 장치 및 그의생성 방법
KR100972865B1 (ko) * 2008-06-04 2010-07-28 주식회사 하이닉스반도체 테스트 모드 회로
KR101014959B1 (ko) * 2010-04-12 2011-02-15 강경훈 까치 퇴치 장치
KR101052924B1 (ko) * 2008-12-23 2011-07-29 주식회사 하이닉스반도체 테스트모드 인에이블 제어회로
US9903911B2 (en) 2014-11-18 2018-02-27 SK Hynix Inc. Test setting circuit, semiconductor device, and test setting method

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184340B2 (en) 2004-11-01 2007-02-27 Samsung Electronics Co., Ltd. Circuit and method for test mode entry of a semiconductor memory device
KR100576833B1 (ko) * 2004-11-10 2006-05-10 삼성전자주식회사 반도체 메모리 장치의 지연 회로
US7426153B2 (en) 2005-07-06 2008-09-16 Samsung Electronics Co., Ltd. Clock-independent mode register setting methods and apparatuses
KR100746227B1 (ko) * 2006-01-24 2007-08-03 삼성전자주식회사 반도체 메모리 장치
US7362635B2 (en) 2006-01-24 2008-04-22 Samsung Electronics Co., Ltd. Semiconductor memory device
KR100878308B1 (ko) * 2007-05-11 2009-01-14 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 모드 제어 회로
KR100972865B1 (ko) * 2008-06-04 2010-07-28 주식회사 하이닉스반도체 테스트 모드 회로
KR100931024B1 (ko) * 2008-09-19 2009-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 모드 신호 생성 장치 및 그의생성 방법
US7881136B2 (en) 2008-09-19 2011-02-01 Hynix Semiconductor Inc. Test mode signal generator for semiconductor memory and method of generating test mode signals
KR101052924B1 (ko) * 2008-12-23 2011-07-29 주식회사 하이닉스반도체 테스트모드 인에이블 제어회로
KR101014959B1 (ko) * 2010-04-12 2011-02-15 강경훈 까치 퇴치 장치
US9903911B2 (en) 2014-11-18 2018-02-27 SK Hynix Inc. Test setting circuit, semiconductor device, and test setting method

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