KR100972865B1 - 테스트 모드 회로 - Google Patents

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Abstract

본 발명은 어드레스 신호에 응답하여 제1,2제어신호를 생성하는 제어신호 생성부와, 상기 제1제어신호와 제2제어신호에 응답하여 적어도 하나 이상이 인에이블되는 테스트 신호를 생성하는 테스트 신호 생성부를 포함하는 테스트 모드 회로에 관한 것이다.
테스트 모드, 어드레스, 카운터, 리셋

Description

테스트 모드 회로{TESTMODE CIRCUIT}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 테스트 신호 라인을 줄일 수 있는 테스트 모드 회로에 관한 것이다.
일반적으로 반도체 메모리를 설계, 제조 후에 여러 가지 동작 특성에 대하여 테스트를 수행하고 있다. 이러한 테스트를 수행하기 위해서 반도체 메모리 장치를 일반 동작 모드가 아닌 테스트 모드로 설정하는데, 수행되는 테스트의 종류에 따라 다수의 테스트 모드로 구분하여 설정한다.
도 1 은 종래 기술에 의한 테스트 모드 회로의 블럭도이다.
도 1 에 도시한 바와 같이, 종래의 테스트 모드 회로는 어드레스(ADD)를 디코딩하는 디코더(1)를 포함하여, 테스트 모드 종류에 따른 다수의 테스트 신호(TM1~8)를 출력한다. 그러므로, 종래의 테스트 모드 회로는 다수의 테스트 신호(TM1~8)를 각각 테스트 수행부(2)로 전송하기 위한 다수의 배선이 필요하게 된다.
이러한 배선은 테스트 신호가 한 개씩만 선택되어 진행되는 것이 아니고 여 러 종류의 테스트를 동시에 수행하기 때문에 테스트 라인을 한 개로 줄일 수가 없다. 여러 종류의 테스트를 함께 진행하기 위해서는 각각의 라인이 따로 분리되어 있어야 한다.
따라서, 각 테스트 수행부(2)로 들어가는 테스트 관련 신호들이 많아지게 되고 칩 사이즈를 줄이는데 한계가 있었다.
여기서는 8개의 테스트 신호(TM1~8)를 예로 들고 있으나, 테스트 항목의 수가 많을수록 배선수가 증가하여 배선이 혼잡하고, 반도체 메모리 장치의 레이아웃 면적이 증가하는 문제점이 있다.
따라서, 본 발명은 적은 배선수만으로 충분한 테스트 모드 항목을 만들 수 있어 칩의 면적을 최소화할 수 있으며, 배선수가 적어 간단하게 레이아웃의 구현이 가능한 테스트 모도 회로를 개시한다.
본 발명은 어드레스 신호에 응답하여 제1,2제어신호를 생성하는 제어신호 생성부, 상기 제1제어신호와 제2제어신호에 응답하여 적어도 하나 이상이 인에이블되는 테스트 신호를 생성하는 테스트 신호 생성부 및 상기 테스트 신호에 응답하여 테스트를 수행하는 테스트 수행부를 포함한다.
삭제
본 발명에서, 상기 제어신호 생성부는 상기 어드레스 신호를 디코딩하여 제1제어신호와 제2제어신호를 출력하는 디코더를 포함한다.
본 발명에서, 상기 테스트 신호 생성부는 상기 제1제어신호에 응답하여 적어도 하나가 순차적으로 인에이블되는 다수의 선택신호를 생성하는 선택신호 생성부와, 상기 다수의 선택신호를 각각의 테스트 신호로 출력하고, 상기 제2제어신호에 응답하여 상기 선택신호가 상기 테스트 신호로 출력되는 것을 제어하는 테스트 신호 출력부를 포함한다.
본 발명에서, 상기 선택신호 생성부는 상기 제1제어신호에 응답하여 카운터 신호를 출력하는 카운터부와, 상기 카운터 신호를 디코딩하여 적어도 하나가 인에이블되는 선택신호를 출력하는 디코딩부를 포함한다.
그리고, 본 발명은 어드레스 신호에 응답하여 제1,2제어신호를 생성하는 제어신호 생성부와, 상기 제1제어신호에 응답하여 적어도 하나가 순차적으로 인에이블되는 다수의 선택신호를 생성하는 선택신호 생성부와, 상기 다수의 선택신호를 각각의 테스트 신호로 출력하고, 상기 제2제어신호에 응답하여 상기 선택신호가 상기 테스트 신호로 출력되는 것을 제어하는 테스트 신호 출력부와, 상기 테스트 신호에 응답하여 테스트를 수행하는 테스트 수행부를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
먼저, 본 발명은 테스트하고자 하는 내부 회로에 입력되는 테스트 신호를, 제1,2제어신호(CON1,CON2)와 리셋신호(RESET)가 입력되는 3개의 라인만을 이용하여 여러 종류의 테스트 신호를 생성하는 테스트 모드 회로를 제공한다.
도 2 는 본 발명에 의한 테스트 모드 회로의 블럭도이다.
도 2 에 도시한 바와 같이, 본 발명은 어드레스 신호(ADD<0:1>)에 응답하여 제1,2제어신호(CON1,CON2)를 생성하는 제어신호 생성부(3)와, 제1제어신호(CON1)와 제2제어신호(CON2)에 응답하여 적어도 하나 이상이 인에이블되는 테스트 신호(TM1~8)를 생성하는 테스트 신호 생성부(4)와, 테스트 신호(TM1~8)에 응답하여 테스트를 수행하는 테스트 수행부(5)를 포함한다.
도 3a는 도 2의 제어신호 생성부의 회로도이고, 도 3b는 도 3a의 타이밍도이다.
도 3a에 도시한 바와 같이, 제어신호 생성부(3)는 어드레스 신호(A0,A1)를 디코딩하여 제1,2제어신호(CON1,CON2)와 리셋신호(RESET)를 출력하는 디코더를 포함한다. 디코더는 어드레스 신호(A0,A1)에 응답하여 논리곱 연산하는 제1연산부(31)와, 어드레스 신호(A0)와 어드레스 신호(A1)의 반전신호에 응답하여 논리곱 연산하는 제2연산부(32)와, 어드레스 신호(A0)의 반전신호와 어드레스 신호(A1)에 응답하여 논리곱 연산하는 제3연산부(33)를 포함한다.
도 3b에 도시한 바와 같이, 어드레스 신호(A0,A1)가 하이(High) 논리레벨로 입력되면 리셋신호(RESET)가 하이(High) 논리레벨로 인에이블되고, 어드레스 신호 A0는 하이(High), A1는 로우(Low) 논리레벨로 입력되면 제1제어신호(CON1)가 하이(High) 논리레벨로 인에이블된다. 그리고, 어드레스 신호 A0는 로우, A1는 하이 논리레벨로 입력되면 제2제어신호(CON2)가 하이(High) 논리레벨로 인에이블된다.
도 4 는 도 2의 테스트 신호 생성부의 블럭도이다.
도 4에 도시한 바와 같이, 테스트 신호 생성부(4)는 제1제어신호(CON1)에 응답하여 적어도 하나가 순차적으로 인에이블되는 다수의 선택신호(SEL1~8)를 생성하는 선택신호 생성부(41)와, 상기 다수의 선택신호(SEL1~8)를 각각 테스트 신호(TM1~8)로 출력하고, 상기 제2제어신호(CON2)에 응답하여 상기 선택신호가 테스트 신호로 출력되는 것을 제어하는 테스트 신호 출력부(42)를 포함한다.
도 5a는 도 4의 선택신호 생성부의 회로도이고, 도 5b는 도 5a의 타이밍도이다.
도 5a,5b를 참고하면, 선택신호 생성부(41)는 제1제어신호(CON1)에 응답하여 카운터 신호(OUT1,2,3)를 출력하는 카운터부(410)와, 상기 카운터 신호(OUT1,2,3) 를 디코딩하여 적어도 하나가 인에이블되는 선택신호(SEL1~8)를 출력하는 디코딩부(420)를 포함한다.
카운터부(410)는 제1제어신호(CON1)에 응답하여 제1카운터 신호(OUT1)를 출력하는 제1카운터(411)와, 제1카운터 신호(OUT1)에 응답하여 제2카운터 신호(OUT2)를 출력하는 제2카운터(412)와, 제2카운터 신호(OUT2)에 응답하여 제3카운터 신호(OUT3)를 출력하는 제3카운터(413)를 포함한다. 제1,2,3카운터는 리셋신호(RESET)에 응답하여 초기화된다.
이러한 카운터부(410)는 일정 펄스신호인 제1제어신호(CON1)가 인가될 때마다 도 5b에 도시한 바와 같이 다운 카운팅 되는 카운터 신호(OUT1,2,3)를 출력한다. 디코딩부(420)는 카운터 신호를 디코딩하여 적어도 하나가 인에이블 되는 선택신호(SEL1~8)를 출력한다.
도 6 은 도 4의 테스트 신호 출력부의 회로도로, 제1 내지 제8 테스트 신호 출력부 중 제1테스트 신호를 출력하는 제1테스트 신호 출력부(430)의 회로도이다.
도 6 을 참고하면, 제1테스트 신호 출력부(430)는 리셋신호(RESET)의 반전신호에 응답하여 일 노드(A)를 일정 논리레벨로 구동하는 제1구동부(431)와, 제1구동부(431)의 출력신호를 래치하는 제1래치부(432)와, 제1래치부(432)의 출력신호에 응답하여 제1선택신호(SEL1)를 전달하는 전달게이트(TG1)와, 전달게이트(TG1)의 출력신호를 래치하는 제2래치부(433)와, 제2래치부(433)의 출력신호와 제2제어신호(CON2)에 응답하여 일 노드(A)를 일정 논리레벨로 구동하는 제2구동부(434)를 포함한다.
제1구동부(431)는 리셋신호(RESET)의 반전신호에 응답하여 일 노드(A)를 풀-업 구동하는 제1풀-업 구동부(P1)를 포함한다.
제2구동부(434)는 제2제어신호(CON2)에 응답하여 일 노드(A)를 풀-업 구동하는 제2풀-업 구동부(P2)와, 제2래치부(433)의 출력신호에 응답하여 일 노드(A)를 풀-업 구동하는 제3풀-업 구동부(P3)와, 제2제어신호(CON2)에 응답하여 일 노드(A)를 풀-다운 구동하는 제1풀-다운 구동부(N1)와, 상기 제2래치부(433)의 출력신호에 응답하여 일 노드(A)를 풀-다운 구동하는 제2풀-다운 구동부(N2)를 포함한다.
이러한 제1테스트 신호 출력부(430)는 입력되는 제1선택신호(SEL1)를 전달 게이트(TG1)를 통해 출력한다. 전달 게이트(TG1)는 리셋신호(RESET)에 의해 노드 A가 하이 논리레벨로 되고, 제1래치부(432)는 로우 논리레벨을 출력하므로 턴-온 되어 있는 상태이다.
이때, 제2제어신호(CON2)가 인에이블되면 노드 A가 로우 논리레벨로 되고, 제1래치부(432)는 하이 논리레벨을 출력하므로 전달게이트(TG1)은 턴-오프 된다. 전달게이트(TG1)가 오프되면 상기에서 출력된 테스트 신호는 제2래치부(433)를 통해 하이 논리레벨을 유지한다.
이와 같이 구성된 테스트 모드 회로의 동작을 도 2 내지 도 7을 참고하여 상세히 설명하면 다음과 같다. 도 7 은 본 발명에 의한 테스트 모드 회로의 동작을 설명하기 위한 타이밍도로, 특히 여러 종류의 테스트 신호 중 제3테스트 신호(TM3)와 제7테스트 신호(TM7)가 다른 테스트 신호와 동시에 수행되는 것을 예시한 타이 밍도이다.
먼저, 도 7 에 도시한 바와 같이, 제1 내지 제3테스트 신호가 순차적으로 인에이블되어 동작하는 과정을 설명한다.
도 3a,3b를 참고하면, 제1제어신호(CON1)는 어드레스 신호 A0 하이(High), A1는 로우(Low) 논리레벨로 입력되면 하이 논리레벨이 되고, 제2제어신호(CON2)와 리셋신호(RESET)는 로우(Low) 논리레벨이 된다.
이어서, 도 5a를 참고하면 카운터부(410)는 상기 제1제어신호(CON1)가 하이 논리레벨로 인가될 때마다 다운(down) 카운팅되는 카운터 신호(OUT1,2,3)를 출력하고, 디코딩부는 카운터 신호(OUT1,2,3)를 디코딩하여 선택신호를 출력한다.
카운터 신호(OUT1,2,3)가 1,1,1일 때 제1선택신호(SEL1)가 인에이블되고, 카운터 신호(OUT1,2,3)가 한 비트씩 다운 카운트될 때 제2선택신호(SEL2)와 제3선택신호(SEL3)가 순차적으로 인에이블된다.
이어서, 도 6 을 참고하면 제1테스트 신호 출력부(430)의 제1풀-업 구동부(P1)는 리셋신호(RESET)에 응답하여 일 노드(A)를 풀-업 구동하고, 제1래치부(432)는 일 노드(A)의 레벨을 래치하여 전달게이트(TG1)를 턴-온 시킨다. 그러면, 제1선택신호(SEL1)는 전달게이트(TG1)를 통해 제1테스트 신호(TM1)로 출력된다. 이러한 방식으로 제2,3테스트 신호 출력부는 각각 제2선택신호(SEL2)와 제3선택신호(SEL3)를 제2테스트 신호(TM2)와 제3테스트 신호(TM3)로 출력하여, 제1 내지 제3테스트 신호가 순차적으로 인에이블된다.
이어서, 도 7에 도시한 바와 같이 제3테스트 신호(TM3)와 다른 테스트 신 호(TM4~8)가 동시에 인에이블되어 동작하는 과정을 설명한다.
도 3a,3b에 도시한 바와 같이, 제2제어신호(CON2)는 어드레스 신호 A0가 로우(Low), A1이 하이(High) 논리레벨로 입력되면 하이 논리레벨로 인에이블된다.
도 6 을 참고하면, 상기 제2제어신호(CON2)가 하이 논리레벨로 인에이블되면, 제3테스트 신호 출력부(430과 회로 구성 동일)의 제1풀-다운 구동부(N1)와 제2풀-다운 구동부(N2)는 각각 하이 논리레벨의 제2제어신호(CON2)와 제3테스트 신호(TM3)에 응답하여 일 노드(A)를 풀-다운 구동한다. 제1래치부(432)는 일 노드(A)의 레벨을 래치하여 전달게이트(TG1)를 턴-오프 시킨다.
그러면, 이후 제3선택신호(SEL1)가 로우 논리레벨로 바뀌어도 오프된 전달게이트(TG1)를 통해 전달되지 않고, 제3테스트 신호(TM3)는 제2래치부(433)에 의해 하이 논리레벨을 유지한다.
즉, 제2제어신호(CON2)가 인에이블될 때 제3테스트 신호(TM3)는 하이 논리레벨로 인에이블 상태를 유지한다.
이어서, 제1제어신호(CON1)가 인가될 때마다 선택신호(SEL4~7)가 순차적으로 인에이블되고, 이러한 선택신호(SEL4~7)는 각각 제4 내지 제7테스트 신호(TM1~7)로 출력된다.
그리고, 제2제어신호(CON2)가 인에이블되면 제7테스트 신호 출력부는 제7테스트 신호(TM7)를 하이 논리레벨의 인에이블 상태를 유지시켜 다른 테스트 신호와 동시에 인에이블되도록 한다.
이렇게 하여 본 발명은 제3테스트 신호(TM3)와 제7테스트 신호(TM7)를 다른 테스트 신호와 동시에 인에이블되도록 구동하여 여러 종류의 테스트 모드를 동시에 수행할 수 있도록 지원한다.
이와 같이 본 발명은 두 개의 제어신호(CON1,CON2)와 리셋신호(RESET) 라인만을 이용하여 여러 종류의 테스트 모드를 각각 수행하고, 또한 동시에 여러 종류의 테스트 모드를 수행할 수 있다.
또한, 이러한 본 발명은 적은 배선수만으로 충분한 테스트 모드 항목을 만들 수 있어 칩의 면적을 최소화할 수 있으며, 배선수가 적어 간단하게 레이아웃의 구현이 가능하게 한다.
도 1은 종래 기술에 의한 테스트 모드 회로의 블럭도이다.
도 2는 본 발명에 의한 테스트 모드 회로의 블럭도이다.
도 3a는 도 2의 제어신호 생성부의 회로도이다.
도 3b는 도 3a의 타이밍도이다.
도 4 는 도 2의 테스트 신호 생성부의 블럭도이다.
도 5a는 도 4의 선택신호 생성부의 회로도이다.
도 5b는 도 5a의 타이밍도이다.
도 6 은 도 4의 테스트 신호 출력부의 회로도이다.
도 7 은 본 발명에 의한 테스트 모드 회로의 동작을 설명하기 위한 타이밍도이다.

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  10. 어드레스 신호에 응답하여 제1,2제어신호를 생성하는 제어신호 생성부와;
    상기 제1제어신호에 응답하여 적어도 하나가 순차적으로 인에이블되는 다수의 선택신호를 생성하는 선택신호 생성부와;
    상기 다수의 선택신호를 각각의 테스트 신호로 출력하고, 상기 제2제어신호에 응답하여 상기 선택신호가 상기 테스트 신호로 출력되는 것을 제어하는 테스트 신호 출력부; 및
    상기 테스트 신호에 응답하여 테스트를 수행하는 테스트 수행부를 포함하는 테스트 모드 회로.
  11. 제 10 항에 있어서, 상기 제어신호 생성부는
    상기 어드레스 신호를 디코딩하여 제1제어신호와 제2제어신호를 출력하는 디코더를 포함하는 테스트 모드 회로.
  12. 제 10 항에 있어서, 상기 선택신호 생성부는
    상기 제1제어신호에 응답하여 카운터 신호를 출력하는 카운터부; 및
    상기 카운터 신호를 디코딩하여 적어도 하나가 인에이블되는 선택신호를 출력하는 디코딩부를 포함하는 테스트 모드 회로.
  13. 제 10 항에 있어서, 상기 테스트 신호 출력부는
    리셋신호에 응답하여 일 노드를 일정 논리레벨로 구동하는 제1구동부와;
    상기 제1구동부의 출력신호를 래치하는 제1래치부와;
    상기 제1래치부의 출력신호에 응답하여 상기 선택신호를 전달하는 신호전달부와;
    상기 신호전달부의 출력신호를 래치하는 제2래치부; 및
    상기 제2래치부의 출력신호와 상기 제2제어신호에 응답하여 일 노드를 일정 논리레벨로 구동하는 제2구동부를 포함하는 테스트 모드 회로.
  14. 제 13 항에 있어서, 상기 테스트 신호 출력부는
    상기 선택신호를 테스트 신호로 출력하되, 상기 제2제어신호 인에이블 시 상기 제2래치부의 출력신호를 테스트 신호로 출력하는 테스트 모드 회로.
  15. 제 13 항에 있어서, 상기 제1구동부는
    상기 리셋신호에 응답하여 일 노드를 풀-업 구동하는 제1풀-업 구동부를 포함하는 테스트 모드 회로.
  16. 제 13 항에 있어서, 상기 제2구동부는
    상기 제2제어신호에 응답하여 일 노드를 풀-업 구동하는 제2풀-업 구동부와;
    상기 제2래치부의 출력신호에 응답하여 일 노드를 풀-업 구동하는 제3풀-업 구동부와;
    상기 제2제어신호에 응답하여 일 노드를 풀-다운 구동하는 제1풀-다운 구동부; 및
    상기 제2래치부의 출력신호에 응답하여 일 노드를 풀-다운 구동하는 제2풀-다운 구동부를 포함하는 테스트 모드 회로.
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