JPH04303777A - 埋め込みアレイを試験するためのテストパターンジェネレータ - Google Patents
埋め込みアレイを試験するためのテストパターンジェネレータInfo
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- JPH04303777A JPH04303777A JP3353174A JP35317491A JPH04303777A JP H04303777 A JPH04303777 A JP H04303777A JP 3353174 A JP3353174 A JP 3353174A JP 35317491 A JP35317491 A JP 35317491A JP H04303777 A JPH04303777 A JP H04303777A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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-
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般的に、試験装置
、より具体的には、各ピンをレプリカすると共に、埋め
込みアレイを効率的に試験することが可能な独立したア
ルゴリズミックなテストパターンジェネレータを有する
試験装置に関する。
、より具体的には、各ピンをレプリカすると共に、埋め
込みアレイを効率的に試験することが可能な独立したア
ルゴリズミックなテストパターンジェネレータを有する
試験装置に関する。
【０００２】
【従来の技術】ＶＬＳＩ製品、特にチップ、モジュール
、カード及びボードを試験することは、回路の速度、密
度及びロジックの複雑さの増大を考慮するとますます難
しくなっている。過去に、ロジック及びアレイ（メモリ
としても知られる）の試験は、異なるテスタで決まった
手順で行われた。すなわち、１つめは、ロジック試験で
あり、２つめはアレイ（またはメモリ）試験である。 しかしながら、２つのパス試験は、高価であり、煩雑で
あり、時間を要してしまうので理想的なものではない。 ロジックに埋め込まれたアレイの出現により、試験がよ
り複雑となった。これは、主として埋め込みアレイが普
通になったので、各部に独立したＩ／Ｏを割り当てるこ
とにより、また、アレイからロジックを隔離する方法を
設計中に組み入れることにより、アレイからロジックを
分離することに対してロジック設計者は、必要な努力を
することに消極的であった。
、カード及びボードを試験することは、回路の速度、密
度及びロジックの複雑さの増大を考慮するとますます難
しくなっている。過去に、ロジック及びアレイ（メモリ
としても知られる）の試験は、異なるテスタで決まった
手順で行われた。すなわち、１つめは、ロジック試験で
あり、２つめはアレイ（またはメモリ）試験である。 しかしながら、２つのパス試験は、高価であり、煩雑で
あり、時間を要してしまうので理想的なものではない。 ロジックに埋め込まれたアレイの出現により、試験がよ
り複雑となった。これは、主として埋め込みアレイが普
通になったので、各部に独立したＩ／Ｏを割り当てるこ
とにより、また、アレイからロジックを隔離する方法を
設計中に組み入れることにより、アレイからロジックを
分離することに対してロジック設計者は、必要な努力を
することに消極的であった。
【０００３】アレイを試験することは、ロジックを試験
することとは根本的に異なる。アレイは、高度な構造な
ので高度の規則的な試験ベクトルを必要とする。一方、
ロジックは、本来的によりランダムであり、発見的パタ
ーンの手段により、事実上、確定的か、擬似ランダムか
、または、完全にランダムかが通常試験される。適切な
可試験性及び故障検出率を確実にするために、「可試験
性の設計」として知られるある設計制約が導入され、引
き続き広範囲に使用された。可試験性の典型的設計の好
例がスキャン設計であり、より詳しくは、当業者に周知
のレベル依存性スキャン設計（ＬＳＳＤ）であり、イー
・ケー・アイチェルバーガーの米国特許第３，７８３，
２５４号に十分に記載されている。設計者に特定の設計
規則を義務づけることにより、製品の完全な可試験性が
保証されうる。
することとは根本的に異なる。アレイは、高度な構造な
ので高度の規則的な試験ベクトルを必要とする。一方、
ロジックは、本来的によりランダムであり、発見的パタ
ーンの手段により、事実上、確定的か、擬似ランダムか
、または、完全にランダムかが通常試験される。適切な
可試験性及び故障検出率を確実にするために、「可試験
性の設計」として知られるある設計制約が導入され、引
き続き広範囲に使用された。可試験性の典型的設計の好
例がスキャン設計であり、より詳しくは、当業者に周知
のレベル依存性スキャン設計（ＬＳＳＤ）であり、イー
・ケー・アイチェルバーガーの米国特許第３，７８３，
２５４号に十分に記載されている。設計者に特定の設計
規則を義務づけることにより、製品の完全な可試験性が
保証されうる。
【０００４】ＬＳＳＤ設計において、データは、シフト
レジスタからなるスキャンチェーンを介して直列に入力
され、組合せロジックを介してシフトレジスタの他のチ
ェーン及び主たる出力の何れかへ伝搬される。埋め込み
アレイの試験を容易にするために、スキャンチェーンは
アレイからロジックを隔離するために使用される。
レジスタからなるスキャンチェーンを介して直列に入力
され、組合せロジックを介してシフトレジスタの他のチ
ェーン及び主たる出力の何れかへ伝搬される。埋め込み
アレイの試験を容易にするために、スキャンチェーンは
アレイからロジックを隔離するために使用される。
【０００５】埋め込みアレイは高度に規則的及び高度に
構造化のパターンを必要とすることが当業者により知ら
れている。若し、埋め込みアレイの入力において、上述
のＬＳＳＤシフトレジスタチェーンのような特別な回路
を使用することにより強化されていないならば、製品の
ロジック部を通じてこれらのパターンをアレイ入力に容
易に入力することができない。
構造化のパターンを必要とすることが当業者により知ら
れている。若し、埋め込みアレイの入力において、上述
のＬＳＳＤシフトレジスタチェーンのような特別な回路
を使用することにより強化されていないならば、製品の
ロジック部を通じてこれらのパターンをアレイ入力に容
易に入力することができない。
【０００６】典型的なアレイ試験装置は、被試験アレイ
に入力される多量の試験ベクトルを記憶できるメモリ素
子を含む。これは、アレイが決まった手順でＮ２ （Ｎ
はメモリサイズ）の試験ベクトル系列を必要とするので
、特に重要なことである。さらに、各ステップでただ１
つの試験ベクトルがメモリから読み出し可能とされるの
で、アレイ試験は、本質的に低速であり、例えば最大で
１００〜３００ＭＨｚであり、過度に長い試験時間とな
ってしまう。
に入力される多量の試験ベクトルを記憶できるメモリ素
子を含む。これは、アレイが決まった手順でＮ２ （Ｎ
はメモリサイズ）の試験ベクトル系列を必要とするので
、特に重要なことである。さらに、各ステップでただ１
つの試験ベクトルがメモリから読み出し可能とされるの
で、アレイ試験は、本質的に低速であり、例えば最大で
１００〜３００ＭＨｚであり、過度に長い試験時間とな
ってしまう。
【０００７】また、複数の試験装置は、一般的に、メモ
リにアドレスの系列を供給するアドレス発生回路を含む
。試験装置の各ピンには、電子回路が付加的に設けられ
、この電子回路は、ピン毎の１つのドライバ及び１つの
レシーバと、アドレス、データ、制御を切り換えるため
の複数のマルチプレクサとを有する。
リにアドレスの系列を供給するアドレス発生回路を含む
。試験装置の各ピンには、電子回路が付加的に設けられ
、この電子回路は、ピン毎の１つのドライバ及び１つの
レシーバと、アドレス、データ、制御を切り換えるため
の複数のマルチプレクサとを有する。
【０００８】もっと後の世代の試験装置は、速度、柔軟
性及び多様性を増すために、変形されてきている。最も
著しい革新は、これによって各ピンに関連する電子回路
が内蔵されており、全ての要素が被試験デバイス（ＤＵ
Ｔ）の如何なるＩ／Ｏにも完全な試験を課すような、試
験装置が真に「ピン毎」であることである。このように
、各ピンは、電子回路により駆動される。電子回路は、
コマンドを保持するためのそれ自身のピンメモリ回路と
、コマンドを復号すると共に、ピンメモリのために次の
コマンドアドレスを発生するための制御回路とを有する
。これらの特徴は、エー・ケー・ジェフリー、他による
米国特許第４，９３１，７２３号に詳述される。
性及び多様性を増すために、変形されてきている。最も
著しい革新は、これによって各ピンに関連する電子回路
が内蔵されており、全ての要素が被試験デバイス（ＤＵ
Ｔ）の如何なるＩ／Ｏにも完全な試験を課すような、試
験装置が真に「ピン毎」であることである。このように
、各ピンは、電子回路により駆動される。電子回路は、
コマンドを保持するためのそれ自身のピンメモリ回路と
、コマンドを復号すると共に、ピンメモリのために次の
コマンドアドレスを発生するための制御回路とを有する
。これらの特徴は、エー・ケー・ジェフリー、他による
米国特許第４，９３１，７２３号に詳述される。
【０００９】「ピン毎」試験設計の重要な特色は、通常
はチャネルとして言及され、ＤＵＴの各入力または双方
向ドライバに接続される、その独特な処理素子である。 このようなアーキテクチャの全てのチャネルは、パイプ
ライン構成で同時に動作する。ＤＵＴのためのデータ、
アドレス、コマンド及び制御信号は試験を行う前に各チ
ャネルのメモリにロードされる。チャネルのメモリにア
ドレスを記憶させることは、所定の試験のためのアドレ
スの如何なる系列の発生を可能とする。しかしながら、
これは、過度の量のためにチャネル内に存在する利用可
能なメモリを全て使い果たしてしまう。
はチャネルとして言及され、ＤＵＴの各入力または双方
向ドライバに接続される、その独特な処理素子である。 このようなアーキテクチャの全てのチャネルは、パイプ
ライン構成で同時に動作する。ＤＵＴのためのデータ、
アドレス、コマンド及び制御信号は試験を行う前に各チ
ャネルのメモリにロードされる。チャネルのメモリにア
ドレスを記憶させることは、所定の試験のためのアドレ
スの如何なる系列の発生を可能とする。しかしながら、
これは、過度の量のためにチャネル内に存在する利用可
能なメモリを全て使い果たしてしまう。
【００１０】多量の試験データをメモリに入出力させる
ことの必要性によって、その速度に対する強い限定的制
約ばかりでなく、試験装置の設計に重大な制限を加える
。試験において、アルゴリズミックに試験ベクトルを作
成することは、そのような大容量のメモリの必要性を省
き、これと共に、試験の性能を改善する。これは、チャ
ネル内に記憶された系列のただ１つのコピーを保持する
一方で、被試験デバイス（ＤＵＴ）内の多くのアドレス
に、データ、コマンド及び制御系列の供給を可能にする
。典型的に、アルゴリズミックアドレス発生器は、一般
的にカウンタの形態であり、各チャネル毎に繰り返され
る。様々なアルゴリズミック試験発生器の例が下記の文
献に見出される。すなわち、米国特許第４，８０７，２
２９号、ＩＢＭテクニカルディスクロージャブリテンに
おける１９８９年度４月の３１巻第１１号の１６０−１
６１頁「確定的シードを用いたアルゴリズミックランダ
ムパターン発生器」、１９９０年度４月の第３２巻第１
１号の２４８−２４９頁「変形ロジック試験ハードウェ
アエンハンスメント」、第３２巻６Ａ号の７６−７９頁
「試験におけるアルゴリズミックパターン発生」、及び
１９８８年度３月の３０巻第１０号の１１６−１２３頁
「「ピン毎」試験のためのアレイ試験パターン発生」で
ある。アレイテストパターン（例えば、０や１のウォー
キングまたはマーチング、リプルワードまたはビット、
０と１がレギュラーパターン内に交互に選択されるチェ
ッカーボード等）の標準的なあるいは高級なレプリゼン
テーションを採用することにより、並びにこれらのパタ
ーンを０と１の２進系列にすることにより、上述の文献
は、一般的に、ソフトウェア中に試験パターンを発生す
るための手段を提供する。これらの特別な利点は、「デ
ィスターブ試験」と呼ばれるものであり、ホームセルア
ドレスが選択され、各ホームアドレスのための他の各セ
ル（即ちアウェイ（Ａｗａｙ））のロケーションは、そ
れがディスターブされたか否かを決定するためにポーリ
ングされる。
ことの必要性によって、その速度に対する強い限定的制
約ばかりでなく、試験装置の設計に重大な制限を加える
。試験において、アルゴリズミックに試験ベクトルを作
成することは、そのような大容量のメモリの必要性を省
き、これと共に、試験の性能を改善する。これは、チャ
ネル内に記憶された系列のただ１つのコピーを保持する
一方で、被試験デバイス（ＤＵＴ）内の多くのアドレス
に、データ、コマンド及び制御系列の供給を可能にする
。典型的に、アルゴリズミックアドレス発生器は、一般
的にカウンタの形態であり、各チャネル毎に繰り返され
る。様々なアルゴリズミック試験発生器の例が下記の文
献に見出される。すなわち、米国特許第４，８０７，２
２９号、ＩＢＭテクニカルディスクロージャブリテンに
おける１９８９年度４月の３１巻第１１号の１６０−１
６１頁「確定的シードを用いたアルゴリズミックランダ
ムパターン発生器」、１９９０年度４月の第３２巻第１
１号の２４８−２４９頁「変形ロジック試験ハードウェ
アエンハンスメント」、第３２巻６Ａ号の７６−７９頁
「試験におけるアルゴリズミックパターン発生」、及び
１９８８年度３月の３０巻第１０号の１１６−１２３頁
「「ピン毎」試験のためのアレイ試験パターン発生」で
ある。アレイテストパターン（例えば、０や１のウォー
キングまたはマーチング、リプルワードまたはビット、
０と１がレギュラーパターン内に交互に選択されるチェ
ッカーボード等）の標準的なあるいは高級なレプリゼン
テーションを採用することにより、並びにこれらのパタ
ーンを０と１の２進系列にすることにより、上述の文献
は、一般的に、ソフトウェア中に試験パターンを発生す
るための手段を提供する。これらの特別な利点は、「デ
ィスターブ試験」と呼ばれるものであり、ホームセルア
ドレスが選択され、各ホームアドレスのための他の各セ
ル（即ちアウェイ（Ａｗａｙ））のロケーションは、そ
れがディスターブされたか否かを決定するためにポーリ
ングされる。
【００１１】
【発明が解決しようとする課題】この技術において現在
見出された上述の制約を考慮して、この発明の目的は、
埋め込みアレイを試験するための試験装置ハードウェア
の試験パターンをアルゴリズム的に発生させることであ
る。
見出された上述の制約を考慮して、この発明の目的は、
埋め込みアレイを試験するための試験装置ハードウェア
の試験パターンをアルゴリズム的に発生させることであ
る。
【００１２】この発明の他の目的は、「ピン毎」試験の
各ピンにおいて、レプリカされることが十分に容易であ
るアルゴリズミックテストパターンジェネレータを構成
することである。
各ピンにおいて、レプリカされることが十分に容易であ
るアルゴリズミックテストパターンジェネレータを構成
することである。
【００１３】この発明のさらに他の目的は、各試験装置
のピンにＬＳＳＤアレイパターン発生器（ＡＰＧ）を割
り当てることによってロジックからアレイを隔離する単
一のＬＳＳＤシフトレジスタに、長い試験系列をシフト
させる必要性を回避することであり、こうすることで、
被試験デバイス（ＤＵＴ）が数個の短いレジスタを有す
ることが可能になる。
のピンにＬＳＳＤアレイパターン発生器（ＡＰＧ）を割
り当てることによってロジックからアレイを隔離する単
一のＬＳＳＤシフトレジスタに、長い試験系列をシフト
させる必要性を回避することであり、こうすることで、
被試験デバイス（ＤＵＴ）が数個の短いレジスタを有す
ることが可能になる。
【００１４】この発明の具体的な目的は、アルゴリズミ
ックにアレイ試験パターンを形成するためにインクリメ
ント／デクリメントカウンタを使用することである。
ックにアレイ試験パターンを形成するためにインクリメ
ント／デクリメントカウンタを使用することである。
【００１５】また、この発明の他の具体的な目的は、１
つのカウンタのビットを選択し、そのビットにおいて、
インクリメント及びデクリメントが開始及び終了する。
つのカウンタのビットを選択し、そのビットにおいて、
インクリメント及びデクリメントが開始及び終了する。
【００１６】この発明のよりさらに他の目的は、他方の
カウンタのどのビットが一方のカウンタの動作を制御す
るという選択をする間に、一方のカウンタの内容を他方
のカウンタに転送する。こうすることで、小型で高性能
なＡＰＧ（アレイパターン発生器）を形成することが可
能になる。
カウンタのどのビットが一方のカウンタの動作を制御す
るという選択をする間に、一方のカウンタの内容を他方
のカウンタに転送する。こうすることで、小型で高性能
なＡＰＧ（アレイパターン発生器）を形成することが可
能になる。
【００１７】
【課題を解決するための手段】これらの目的は、集積回
路の埋め込みアレイを試験するためのテストパターンジ
ェネレータを形成するこの発明によって達成される。こ
の発明は、その上に埋め込みアレイを有する集積回路と
、埋め込みアレイに対してそれぞれ試験データを入力及
び出力するためのＬＳＳＤ回路と、埋め込みアレイのた
めの２進試験パターンを作成するためのコマンド駆動の
発生器とからなる。
路の埋め込みアレイを試験するためのテストパターンジ
ェネレータを形成するこの発明によって達成される。こ
の発明は、その上に埋め込みアレイを有する集積回路と
、埋め込みアレイに対してそれぞれ試験データを入力及
び出力するためのＬＳＳＤ回路と、埋め込みアレイのた
めの２進試験パターンを作成するためのコマンド駆動の
発生器とからなる。
【００１８】
【実施例】ロジック、アレイ及び埋め込みアレイの試験
が可能な進歩した試験システムは、一般的に「ピン毎」
の構成で設計されている。この「ピン毎」構成の中核は
、ロジック及びアレイの両試験機能を組み入れることが
可能なピンコントローラとして動作するように設計され
るデータベクトルプロセッサ（ＤＶＰ）である。
が可能な進歩した試験システムは、一般的に「ピン毎」
の構成で設計されている。この「ピン毎」構成の中核は
、ロジック及びアレイの両試験機能を組み入れることが
可能なピンコントローラとして動作するように設計され
るデータベクトルプロセッサ（ＤＶＰ）である。
【００１９】試験装置の速度は、各ピンにあるテストパ
ターンジェネレータ（ＴＰＧ）に情報を伝送することが
できるプログラムコントローラの速度に、直接的に関係
している。このことは、データベクトルプロセッサ（Ｄ
ＶＰ）を使用する根本的な理由である。ＤＶＰは、この
状況を緩和するのみならず、各ピンを真に独立型とする
。
ターンジェネレータ（ＴＰＧ）に情報を伝送することが
できるプログラムコントローラの速度に、直接的に関係
している。このことは、データベクトルプロセッサ（Ｄ
ＶＰ）を使用する根本的な理由である。ＤＶＰは、この
状況を緩和するのみならず、各ピンを真に独立型とする
。
【００２０】この発明による試験システム内に組み込ま
れたテストパターンジェネレータがデータベクトルプロ
セッサを有するように設計されることは、また、試験プ
ログラムの大きさを縮小すると共に、ピンの可プログラ
ム性を容易とするためのアルゴリズミックループ構成を
提供する。このことは、ＬＳＳＤスキャンチェーンを介
してのみアクセス可能であるアレイに対して試験データ
を発生する独特な「ピン毎」の手段を提供する。
れたテストパターンジェネレータがデータベクトルプロ
セッサを有するように設計されることは、また、試験プ
ログラムの大きさを縮小すると共に、ピンの可プログラ
ム性を容易とするためのアルゴリズミックループ構成を
提供する。このことは、ＬＳＳＤスキャンチェーンを介
してのみアクセス可能であるアレイに対して試験データ
を発生する独特な「ピン毎」の手段を提供する。
【００２１】各ＤＶＰは、バウンダリスキャンリング及
びＬＳＳＤシフトレジスタ列を介して、埋め込みアレイ
を試験するために構成されるＬＳＳＤアルゴリズミック
テストパターンジェネレータ（ＡＰＧ）を有するように
設計される。これは、ＤＵＴの入力シフトレジスタラッ
チチェーン（ＳＲＬ）を介してのアクセスのみが可能で
あるアレイを試験することを可能にする。ＬＳＳＤ
ＡＰＧロジックを制御するコマンドは、データストリー
ム中に組み込まれると共にメモリ内に記憶される。
びＬＳＳＤシフトレジスタ列を介して、埋め込みアレイ
を試験するために構成されるＬＳＳＤアルゴリズミック
テストパターンジェネレータ（ＡＰＧ）を有するように
設計される。これは、ＤＵＴの入力シフトレジスタラッ
チチェーン（ＳＲＬ）を介してのアクセスのみが可能で
あるアレイを試験することを可能にする。ＬＳＳＤ
ＡＰＧロジックを制御するコマンドは、データストリー
ム中に組み込まれると共にメモリ内に記憶される。
【００２２】埋め込みアレイを試験することは、特にア
レイがＤＵＴのＳＲＬチェーンを介してのアクセスのみ
が可能な場合に、一般的に、多量のデータを必要とする
。多量のデータを転送する必要性を軽減するために、Ｌ
ＳＳＤ ＡＰＧは、好ましくは、ＤＶＰの設計に組み
込まれる。その独特な特徴は、その２つのカウンタの動
作であり、カウンタは好ましくは２４ビット長であり、
１６メガビットのアレイまでのアドレスを可能にする。 特質上、工夫されたＬＳＳＤ ＡＰＧは、少なくとも
２５０ＭＨｚ の最大パターン発生レートまでのアレイ
パターンの発生を可能にする。
レイがＤＵＴのＳＲＬチェーンを介してのアクセスのみ
が可能な場合に、一般的に、多量のデータを必要とする
。多量のデータを転送する必要性を軽減するために、Ｌ
ＳＳＤ ＡＰＧは、好ましくは、ＤＶＰの設計に組み
込まれる。その独特な特徴は、その２つのカウンタの動
作であり、カウンタは好ましくは２４ビット長であり、
１６メガビットのアレイまでのアドレスを可能にする。 特質上、工夫されたＬＳＳＤ ＡＰＧは、少なくとも
２５０ＭＨｚ の最大パターン発生レートまでのアレイ
パターンの発生を可能にする。
【００２３】この種の試験が多量のデータを発生可能で
あることは、当業者に知られている。このために、これ
以降は、標準的またはコマンド駆動の形態として言及さ
れるようなアルゴリズミックまたは高級なフォームで試
験データを扱うことが好ましい。それによって試験装置
により要求される場合のみに２進データへの変換が可能
とされる。ＬＳＳＤ ＡＰＧを操作するために要求さ
れるコマンドは、ＤＶＰと関連するメモリ内に記憶され
る。これらのコマンドは、ホーム及びアウェイのために
カウンタ「Ｈ」及びカウンタ「Ａ」として、それぞれ言
及される２つのカウンタに対して、次の構造（ＳＲＬチ
ェーン内に記憶されるデータとして規定される）の前に
、いかに実行するかを教える。構造データは、通常、被
試験のチェーン内のＳＲＬの数と等しい長さを有する構
造データの長さでサブコマンドのリストの後にくる。
あることは、当業者に知られている。このために、これ
以降は、標準的またはコマンド駆動の形態として言及さ
れるようなアルゴリズミックまたは高級なフォームで試
験データを扱うことが好ましい。それによって試験装置
により要求される場合のみに２進データへの変換が可能
とされる。ＬＳＳＤ ＡＰＧを操作するために要求さ
れるコマンドは、ＤＶＰと関連するメモリ内に記憶され
る。これらのコマンドは、ホーム及びアウェイのために
カウンタ「Ｈ」及びカウンタ「Ａ」として、それぞれ言
及される２つのカウンタに対して、次の構造（ＳＲＬチ
ェーン内に記憶されるデータとして規定される）の前に
、いかに実行するかを教える。構造データは、通常、被
試験のチェーン内のＳＲＬの数と等しい長さを有する構
造データの長さでサブコマンドのリストの後にくる。
【００２４】ＬＳＳＤ ＡＰＧのハードウェアの説明
図１を参照して、５つの主要なセクションからなるＬＳ
ＳＤ ＡＰＧが以下に示される。 １．ブロック１０ − コマンド記憶レジスタ２．
ブロック１００〜１０２ − 「ホーム」カウンタ
及び関連する制御ロジック ３．ブロック２００〜２０３ − 「アウェイ」カ
ウンタ及び関連する制御ロジック ４．ブロック３００〜３４０ − 出力選択セクシ
ョン５．ブロック３９０ − 上述の全てに関して
のタイミング及び系列セクション
図１を参照して、５つの主要なセクションからなるＬＳ
ＳＤ ＡＰＧが以下に示される。 １．ブロック１０ − コマンド記憶レジスタ２．
ブロック１００〜１０２ − 「ホーム」カウンタ
及び関連する制御ロジック ３．ブロック２００〜２０３ − 「アウェイ」カ
ウンタ及び関連する制御ロジック ４．ブロック３００〜３４０ − 出力選択セクシ
ョン５．ブロック３９０ − 上述の全てに関して
のタイミング及び系列セクション
【００２５】コマンド記憶レジスタ１０は、制御セクシ
ョンからのコマンドワードを受理し、ＬＳＳＤ ＡＰ
Ｇにより発生される次のパターンの処理に使用されるた
めにそれを記憶する。シーケンサが出力レジスタ３００
を更新するために完結のサイクルを通り抜けるまで、こ
のレジスタは、コマンドワードを保持する。コマンドワ
ードは、複数の異なるサブコマンドに分割され、各サブ
コマンドは、後述するように、それに付随するロジック
ブロックを制御する特定のコードを有する。
ョンからのコマンドワードを受理し、ＬＳＳＤ ＡＰ
Ｇにより発生される次のパターンの処理に使用されるた
めにそれを記憶する。シーケンサが出力レジスタ３００
を更新するために完結のサイクルを通り抜けるまで、こ
のレジスタは、コマンドワードを保持する。コマンドワ
ードは、複数の異なるサブコマンドに分割され、各サブ
コマンドは、後述するように、それに付随するロジック
ブロックを制御する特定のコードを有する。
【００２６】ブロック１００は、被試験メモリアレイ（
ＭＵＴ）の「ホーム」ロケーションを番地決めするため
に設計されたＮビットカウンタである。このカウンタは
、コマンド記憶レジスタ１０内に記憶されたコマンドに
より下記のように制御される。 ａ．全て０にリセットする、または、 ｂ．１のカウントによりインクリメントする、または、
ｃ．１のカウントによりデクリメントする、または、ｄ
．ポーズ−コマンドサイクルをスキップする。
ＭＵＴ）の「ホーム」ロケーションを番地決めするため
に設計されたＮビットカウンタである。このカウンタは
、コマンド記憶レジスタ１０内に記憶されたコマンドに
より下記のように制御される。 ａ．全て０にリセットする、または、 ｂ．１のカウントによりインクリメントする、または、
ｃ．１のカウントによりデクリメントする、または、ｄ
．ポーズ−コマンドサイクルをスキップする。
【００２７】上述の４つの機能は、バス１１により制御
される。バス１１のデータに加えて、「アウェイ」カウ
ンタ２００の予め選択された位置のキャリービットの不
存在によって、インクリメント及びデクリメント動作が
禁止されうる。キャリービットの選択は、バス１２の情
報を、付加的に復号するブロック１０２内で行われる。
される。バス１１のデータに加えて、「アウェイ」カウ
ンタ２００の予め選択された位置のキャリービットの不
存在によって、インクリメント及びデクリメント動作が
禁止されうる。キャリービットの選択は、バス１２の情
報を、付加的に復号するブロック１０２内で行われる。
【００２８】「アウェイ」または「Ａ」カウンタは、通
常、「ホーム」セル内のディスターブ状態を形成するた
めに用いられるＭＵＴセルをアドレス決めするために使
用され、「ホーム」または「Ｈ」カウンタに比べて一般
的に、より複雑である。「Ａ」カウンタは、また、Ｎビ
ットからなり、以下のような基本的な動作を行う。 ａ．全部０にリセットする、または、 ｂ．２ｎ （ｎ≦Ｎ）のカウントによりインクリメント
する、または、 ｃ．２ｎ のカウントによりデクリメントする、または
、ｄ．「Ｈ」カウンタからのデータがロードされる。
常、「ホーム」セル内のディスターブ状態を形成するた
めに用いられるＭＵＴセルをアドレス決めするために使
用され、「ホーム」または「Ｈ」カウンタに比べて一般
的に、より複雑である。「Ａ」カウンタは、また、Ｎビ
ットからなり、以下のような基本的な動作を行う。 ａ．全部０にリセットする、または、 ｂ．２ｎ （ｎ≦Ｎ）のカウントによりインクリメント
する、または、 ｃ．２ｎ のカウントによりデクリメントする、または
、ｄ．「Ｈ」カウンタからのデータがロードされる。
【００２９】これらの動作は、バス２１の情報を復号す
る「Ａ」動作デコーダ２０１により制御される。インク
リメント及びデクリメント動作は、ストップキャリーセ
レクト及びインクリメントビットセレクト（２０２及び
２０３）により変更される。インクリメントビットセレ
クト２０３は、バス２３のサブコマンドを復号し、どの
ビットからも開始して、「Ａ」カウンタがインクリメン
トまたはデクリメントさせられる。これによって、実質
的に、カウンタが２ｎ のインクリメントでカウントで
きる。ストップキャリーセレクト２０２は、バス２２上
のサブコマンドを復号し、「Ａ」キャリー／ボロービッ
トの伝搬を停止し、より上位のビットがこれによって非
ディスターブ状態にとどまることができる。
る「Ａ」動作デコーダ２０１により制御される。インク
リメント及びデクリメント動作は、ストップキャリーセ
レクト及びインクリメントビットセレクト（２０２及び
２０３）により変更される。インクリメントビットセレ
クト２０３は、バス２３のサブコマンドを復号し、どの
ビットからも開始して、「Ａ」カウンタがインクリメン
トまたはデクリメントさせられる。これによって、実質
的に、カウンタが２ｎ のインクリメントでカウントで
きる。ストップキャリーセレクト２０２は、バス２２上
のサブコマンドを復号し、「Ａ」キャリー／ボロービッ
トの伝搬を停止し、より上位のビットがこれによって非
ディスターブ状態にとどまることができる。
【００３０】出力セクションは、ブロック３００−３４
０から構成され、被試験モジュールのアドレス、データ
−入力、期待されるデータ−出力及びアレイ制御を決定
するために使用される。ブロック３９０からの系列内の
最後のタイミング信号は、レジスタ３００内に出力をラ
ッチするものである。出力レジスタ３００の部分は、直
接的にまたは全てのカウンタビットの反転後に「Ｈ」ま
たは「Ａ」の内容を記憶する。この反転は、線３９によ
り制御される。
０から構成され、被試験モジュールのアドレス、データ
−入力、期待されるデータ−出力及びアレイ制御を決定
するために使用される。ブロック３９０からの系列内の
最後のタイミング信号は、レジスタ３００内に出力をラ
ッチするものである。出力レジスタ３００の部分は、直
接的にまたは全てのカウンタビットの反転後に「Ｈ」ま
たは「Ａ」の内容を記憶する。この反転は、線３９によ
り制御される。
【００３１】出力セクションは、付加的に、データ及び
ＭＵＴのための制御線信号として使用される４種類の出
力を発生する。各種類に関して、実及び相補の利用が可
能である。４つの種類には、以下のものが含まれる。 １．ＭＵＴの駆動には直接的に関連しないＬＳＳＤ段の
ためのバイアスとして一般的に使用される固定出力レベ
ル（４１） ２．ＭＵＴのＲ／Ｗ、出力イネーブル等を制御するため
に通常、使用されるコマンド（３８）の１つのビットの
直接出力 ３．「Ｈ」及び「Ａ」カウンタの幾つかの選択されたビ
ットにより制御されるデータ 選択は、バス３１のサブコマンドを解釈する出力制御３
０１の手段により行われる。コントロールの種類は、線
３６、３７及び３８によりそれぞれ活動状態とされるＡ
ＮＤゲート３１０、３１１及びエクスクルーシブＯＲゲ
ート３１２、３１４により決定される。 ４．カウンタ「Ａ」及び「Ｈ」の内容を比較することに
より制御される出力データ。この比較は、ブロック３０
２でなされ、３個の出力を形成する。 ａ．Ｈ＞Ａ ｂ．Ｈ＝Ａ ｃ．Ｈ＜Ａ
ＭＵＴのための制御線信号として使用される４種類の出
力を発生する。各種類に関して、実及び相補の利用が可
能である。４つの種類には、以下のものが含まれる。 １．ＭＵＴの駆動には直接的に関連しないＬＳＳＤ段の
ためのバイアスとして一般的に使用される固定出力レベ
ル（４１） ２．ＭＵＴのＲ／Ｗ、出力イネーブル等を制御するため
に通常、使用されるコマンド（３８）の１つのビットの
直接出力 ３．「Ｈ」及び「Ａ」カウンタの幾つかの選択されたビ
ットにより制御されるデータ 選択は、バス３１のサブコマンドを解釈する出力制御３
０１の手段により行われる。コントロールの種類は、線
３６、３７及び３８によりそれぞれ活動状態とされるＡ
ＮＤゲート３１０、３１１及びエクスクルーシブＯＲゲ
ート３１２、３１４により決定される。 ４．カウンタ「Ａ」及び「Ｈ」の内容を比較することに
より制御される出力データ。この比較は、ブロック３０
２でなされ、３個の出力を形成する。 ａ．Ｈ＞Ａ ｂ．Ｈ＝Ａ ｃ．Ｈ＜Ａ
【００３２】制御線３３、３４及び３５は、アンドゲー
ト３２０、３２１、及び３２２をそれぞれ駆動するため
に使用される。アンドゲート３２０、３２１、及び３２
２は、上述の状態のどれが活動状態とされるべきかを選
択する。これらの状態は、それからＯＲされ（３２３）
、エクスクルーシブＯＲゲート３２４に転送される。エ
クスクルーシブＯＲゲート３２４は、選択された出力４
２の条件付き反転として使用される。出力データがレジ
スタ３００にラッチされると、セレクタ３０４は、ＬＳ
ＳＤ ＡＰＧからの所望の出力を直列データ列に順序
化するために使用される。このデータは、そして、図２
に示されるＭＵＴ４００を含むＤＵＴ５００のＬＳＳＤ
シフトレジスタ列に供給される。
ト３２０、３２１、及び３２２をそれぞれ駆動するため
に使用される。アンドゲート３２０、３２１、及び３２
２は、上述の状態のどれが活動状態とされるべきかを選
択する。これらの状態は、それからＯＲされ（３２３）
、エクスクルーシブＯＲゲート３２４に転送される。エ
クスクルーシブＯＲゲート３２４は、選択された出力４
２の条件付き反転として使用される。出力データがレジ
スタ３００にラッチされると、セレクタ３０４は、ＬＳ
ＳＤ ＡＰＧからの所望の出力を直列データ列に順序
化するために使用される。このデータは、そして、図２
に示されるＭＵＴ４００を含むＤＵＴ５００のＬＳＳＤ
シフトレジスタ列に供給される。
【００３３】セレクタを駆動するデータは、ＬＳＳＤ
ＡＰＧの外部のパターンメモリまたは発生器で作成さ
れる。選択処理が開始されると、新しいコマンドは、レ
ジスタ１０と、この新しいコマンドを実行するために再
スタートされるタイミングシーケンサに記憶されること
が可能となる。これは、同時に行われ、すなわち、出力
データのスキャンと次のコマンドの実行とが同時に生じ
る。レジスタ３００に結果をラッチする処理は、スキャ
ンが完了するまで遅延される。このために、ＬＳＳＤ
ＡＰＧは、過度に高速である必要はなく、従って、そ
のコストを低下させると共に低コストの技術を使用でき
る。高速のスキャン速度は、数サイクル間のデータの並
列化の選択と、そして、速度上で高速のシフトレジスタ
にそれを配置することによって達成されうる。
ＡＰＧの外部のパターンメモリまたは発生器で作成さ
れる。選択処理が開始されると、新しいコマンドは、レ
ジスタ１０と、この新しいコマンドを実行するために再
スタートされるタイミングシーケンサに記憶されること
が可能となる。これは、同時に行われ、すなわち、出力
データのスキャンと次のコマンドの実行とが同時に生じ
る。レジスタ３００に結果をラッチする処理は、スキャ
ンが完了するまで遅延される。このために、ＬＳＳＤ
ＡＰＧは、過度に高速である必要はなく、従って、そ
のコストを低下させると共に低コストの技術を使用でき
る。高速のスキャン速度は、数サイクル間のデータの並
列化の選択と、そして、速度上で高速のシフトレジスタ
にそれを配置することによって達成されうる。
【００３４】ＬＳＳＤ ＡＰＧの動作は、以下のリス
トの順序でなされる。 １．「Ａ」及び「Ｈ」カウンタをリセットするためのコ
マンドでＬＳＳＤＡＰＧを初期化する。 ２．レジスタ３００にラッチされる出力を待つ。 ３．レジスタ１０に新しいコマンドを記憶する。 ４．図２に示されるように、記憶されたまたは発生され
たパターンでセレクタ３０４を活動状態とする。このパ
ターンは、ＭＵＴ４００の入力及びＬＳＳＤシフトレジ
スタ列４１０へのそれらの接続の関係を表す。 ５．レジスタ３００内に前のコマンドの結果をラッチす
ると共にレジスタ１０内に新しいコマンドを記憶する。 ６．試験が完了するまでステップ４及び５を繰り返す。
トの順序でなされる。 １．「Ａ」及び「Ｈ」カウンタをリセットするためのコ
マンドでＬＳＳＤＡＰＧを初期化する。 ２．レジスタ３００にラッチされる出力を待つ。 ３．レジスタ１０に新しいコマンドを記憶する。 ４．図２に示されるように、記憶されたまたは発生され
たパターンでセレクタ３０４を活動状態とする。このパ
ターンは、ＭＵＴ４００の入力及びＬＳＳＤシフトレジ
スタ列４１０へのそれらの接続の関係を表す。 ５．レジスタ３００内に前のコマンドの結果をラッチす
ると共にレジスタ１０内に新しいコマンドを記憶する。 ６．試験が完了するまでステップ４及び５を繰り返す。
【００３５】示される種々の例により、どのようにして
パターンが発生されるかを、より理解することが可能に
なる。
パターンが発生されるかを、より理解することが可能に
なる。
【００３６】図２を参照すると、簡単な埋め込みアレイ
が考慮されている。２つのＬＳＳＤＡＰＧがこの試験に
含まれる。その一つはＬＳＳＤ ＳＲ入力４１０を駆
動するものであり、他の１つは出力ＬＳＳＤ ＳＲ４
２０から走査され出力されたデータの結果と比較される
データを発生するものである。
が考慮されている。２つのＬＳＳＤＡＰＧがこの試験に
含まれる。その一つはＬＳＳＤ ＳＲ入力４１０を駆
動するものであり、他の１つは出力ＬＳＳＤ ＳＲ４
２０から走査され出力されたデータの結果と比較される
データを発生するものである。
【００３７】また、組合せロジックがシフトレジスタＳ
Ｒチェーン４１０及びＭＵＴ４００間に存在する場合の
説明するためのゲート７１が示される。この例では、ロ
ジックを試験するための入力の幾つかは、ＭＵＴ４００
の入力に供給される適切な信号のための特定レベルに設
定される必要がある。
Ｒチェーン４１０及びＭＵＴ４００間に存在する場合の
説明するためのゲート７１が示される。この例では、ロ
ジックを試験するための入力の幾つかは、ＭＵＴ４００
の入力に供給される適切な信号のための特定レベルに設
定される必要がある。
【００３８】Ｍ（ワード数）を２３ ＝８（３個のアド
レス線）であるとすると、 試験＃１−アドレス０で開始し、Ｍ１までの全てのロケ
ーションにおいて１をビット０、２、４に書き込む。 試験＃２−アドレス０で開始し、Ｍ１までの上述の記憶
されたデータを読み出す。 試験＃３−相補データで試験＃１を繰り返す。 試験＃４−上述のデータを読み出す。
レス線）であるとすると、 試験＃１−アドレス０で開始し、Ｍ１までの全てのロケ
ーションにおいて１をビット０、２、４に書き込む。 試験＃２−アドレス０で開始し、Ｍ１までの上述の記憶
されたデータを読み出す。 試験＃３−相補データで試験＃１を繰り返す。 試験＃４−上述のデータを読み出す。
【００３９】図２の例において、適切な動作のために、
シフトレジスタ位置３１（ＳＲ３１）に１がセットされ
、ＳＲ１５に０がセットされることが必要であることを
注意されたい。
シフトレジスタ位置３１（ＳＲ３１）に１がセットされ
、ＳＲ１５に０がセットされることが必要であることを
注意されたい。
【００４０】全ての他の段（接続されていない状態で示
される）は、ＭＵＴ試験に何らの影響も有さないと仮定
され、従って、強制的に０とされる。
される）は、ＭＵＴ試験に何らの影響も有さないと仮定
され、従って、強制的に０とされる。
【００４１】両ＬＳＳＤ ＡＰＧ（ＳＲ−ＩＮ及びＳ
Ｒ−ＯＵＴ）のコマンドは同一である。 １． 初期化−「Ｈ」及び「Ａ」をリセットする。出
力レジスタ３００（ビット０〜Ｎ）内にカウンタ「Ａ」
の内容を記憶する。出力制御バス３１を設定して、「Ａ
」ビット３（Ａ３）を選択し、コントロールバス２２を
設定して、キャリーをＡ３で停止し、コントロールバス
２３を設定し、「Ａ」をＡ０でインクリメントし、Ａ４
キャリーが１の場合に「Ｈ」をインクリメントするよう
にコントロールバス１２を設定し、最後に、出力制御線
３３−３６、３８、３９を０にセットすると共に出力制
御線３７を１にセットする。これらの出力選択によって
、出力 Ｎ＋１＝Ａ３ 出力 Ｎ＋２＝−Ａ３ 出力 Ｎ＋３＝Ｈ０ 出力 Ｎ＋４＝−Ｈ０ 出力 Ｎ＋５＝０ 出力 Ｎ＋６＝１ 出力 Ｎ＋７＝０ 出力 Ｎ＋８＝１ となる。 ２．若し、Ａ３＝１ならば、「Ａ」及び「Ｈ」をインク
リメントする。全ての他の制御ビットを初期コマンドと
同じものに記憶する。 ３．ステップ２を８回繰り返す。 ４．ステップ２及び３を４回繰り返す。
Ｒ−ＯＵＴ）のコマンドは同一である。 １． 初期化−「Ｈ」及び「Ａ」をリセットする。出
力レジスタ３００（ビット０〜Ｎ）内にカウンタ「Ａ」
の内容を記憶する。出力制御バス３１を設定して、「Ａ
」ビット３（Ａ３）を選択し、コントロールバス２２を
設定して、キャリーをＡ３で停止し、コントロールバス
２３を設定し、「Ａ」をＡ０でインクリメントし、Ａ４
キャリーが１の場合に「Ｈ」をインクリメントするよう
にコントロールバス１２を設定し、最後に、出力制御線
３３−３６、３８、３９を０にセットすると共に出力制
御線３７を１にセットする。これらの出力選択によって
、出力 Ｎ＋１＝Ａ３ 出力 Ｎ＋２＝−Ａ３ 出力 Ｎ＋３＝Ｈ０ 出力 Ｎ＋４＝−Ｈ０ 出力 Ｎ＋５＝０ 出力 Ｎ＋６＝１ 出力 Ｎ＋７＝０ 出力 Ｎ＋８＝１ となる。 ２．若し、Ａ３＝１ならば、「Ａ」及び「Ｈ」をインク
リメントする。全ての他の制御ビットを初期コマンドと
同じものに記憶する。 ３．ステップ２を８回繰り返す。 ４．ステップ２及び３を４回繰り返す。
【００４２】以下のものは、ＭＵＴ４００にパターンの
適切なアプリケーションを形成するために選択されねば
ならない出力の順序である。
適切なアプリケーションを形成するために選択されねば
ならない出力の順序である。
【００４３】
シフトレジスタ位置 説明
出力レジスタ３００番号１
、３ 、９ −１４ 、２０− ２２、２７−３０ 、３２
無関係 Ｎ
＋７ ２
＋書き込み／−読み出し Ｎ＋２
４ ＋デー
タ０出力 Ｎ＋４
５ ＋データ
１出力 Ｎ＋３
６ ＋データ２
出力 Ｎ＋４
７ ＋データ３出
力 Ｎ＋３
８ ＋データ４出力
Ｎ＋４
１５ −イネーブル
Ｎ＋７
１６ ＋データ４入力
Ｎ＋４ １
７ ＋アドレス１
１ １８
＋アドレス２
２ １９
＋アドレス０
０ ２３
＋データ３入力
Ｎ＋３ ２４
＋データ２入力
Ｎ＋４ ２５
＋データ１入力
Ｎ＋３ ２６
＋データ０入力
Ｎ＋４ ３１
＋イネーブル Ｎ
＋８
出力レジスタ３００番号１
、３ 、９ −１４ 、２０− ２２、２７−３０ 、３２
無関係 Ｎ
＋７ ２
＋書き込み／−読み出し Ｎ＋２
４ ＋デー
タ０出力 Ｎ＋４
５ ＋データ
１出力 Ｎ＋３
６ ＋データ２
出力 Ｎ＋４
７ ＋データ３出
力 Ｎ＋３
８ ＋データ４出力
Ｎ＋４
１５ −イネーブル
Ｎ＋７
１６ ＋データ４入力
Ｎ＋４ １
７ ＋アドレス１
１ １８
＋アドレス２
２ １９
＋アドレス０
０ ２３
＋データ３入力
Ｎ＋３ ２４
＋データ２入力
Ｎ＋４ ２５
＋データ１入力
Ｎ＋３ ２６
＋データ０入力
Ｎ＋４ ３１
＋イネーブル Ｎ
＋８
【００４４】上述のスキャンパターンは、両ＬＳＳ
Ｄ ＡＰＧに（４×８＝）３２回適用される。書き込
み動作時に出力データを走査している間に、ピンエラー
ログの受信がオフされることが特に注意されるべきであ
る。これは、書き込み時間中に出力データが規定できな
いものでありうるからである。
Ｄ ＡＰＧに（４×８＝）３２回適用される。書き込
み動作時に出力データを走査している間に、ピンエラー
ログの受信がオフされることが特に注意されるべきであ
る。これは、書き込み時間中に出力データが規定できな
いものでありうるからである。
【００４５】出力レジスタの使用されるビット中のデー
タは、次のようなものである。 Ｎ＋８ Ｎ＋７ Ｎ＋４ Ｎ＋３ Ｎ＋２
２ １ ０ 実行される
コマンド １
０ −Ｈ０ ＨＯ −Ａ３
Ａ２ Ａ１ Ａ０ １
０ １ ０
１ ０ ０ ０ １
初期化 １ ０ １
０ １ ０ ０
１ ２ インクリ
メント １ ０ １
０ １ ０ １
０ ３ 〃 １ ０
１ ０ １ ０
１ １ ４ 〃 １
０ １ ０
１ １ ０ ０ ５
〃 １ ０ １
０ １ １ ０
１ ６ 〃 １ ０
１ ０ １ １
１ ０ ７ 〃 １
０ １ ０ １
１ １ １ ８
〃 １ ０ １
０ ０ ０ ０ ０
９ 〃 １ ０
１ ０ ０ ０
０ １ １０ 〃 １
０ １ ０ ０
０ １ ０ １１ 〃
１ ０ １ ０
０ ０ １ １
１２ 〃 １ ０ １
０ ０ １ ０
０ １３ 〃 １ ０
１ ０ ０
１ ０ １ １４ 〃 １
０ １ ０
０ １ １ ０ １５
〃 １ ０ １
０ ０ １ １ １
１６ 〃 １ ０
０ １ １ ０
０ ０ １７ 〃 １
０ ０ １ １
０ ０ １ １８ 〃
１ ０ ０ １
１ ０ １ ０
１９ 〃 １ ０ ０
１ １ ０ １
１ ２０ 〃 １ ０
０ １ １ １
０ ０ ２１ 〃 １
０ ０ １ １
１ ０ １ ２２
〃 １ ０ ０ １
１ １ １ ０
２３ 〃 １ ０ ０
１ １ １
１ １ ２４ 〃 １ ０
０ １ ０
０ ０ ０ ２５ 〃 １
０ ０ １
０ ０ ０ １ ２
６ 〃 １ ０ ０
１ ０ ０ １
０ ２７ 〃 １ ０
０ １ ０ ０
１ １ ２８ 〃 １
０ ０ １ ０
１ ０ ０ ２９ 〃
１ ０ ０ １
０ １ ０ １
３０ 〃 １ ０ ０
１ ０ １ １
０ ３１ 〃 １ ０
０ １ ０
１ １ １ ３２ 〃 １
０ １ ０
１ ０ ０ ０ ３３
〃
タは、次のようなものである。 Ｎ＋８ Ｎ＋７ Ｎ＋４ Ｎ＋３ Ｎ＋２
２ １ ０ 実行される
コマンド １
０ −Ｈ０ ＨＯ −Ａ３
Ａ２ Ａ１ Ａ０ １
０ １ ０
１ ０ ０ ０ １
初期化 １ ０ １
０ １ ０ ０
１ ２ インクリ
メント １ ０ １
０ １ ０ １
０ ３ 〃 １ ０
１ ０ １ ０
１ １ ４ 〃 １
０ １ ０
１ １ ０ ０ ５
〃 １ ０ １
０ １ １ ０
１ ６ 〃 １ ０
１ ０ １ １
１ ０ ７ 〃 １
０ １ ０ １
１ １ １ ８
〃 １ ０ １
０ ０ ０ ０ ０
９ 〃 １ ０
１ ０ ０ ０
０ １ １０ 〃 １
０ １ ０ ０
０ １ ０ １１ 〃
１ ０ １ ０
０ ０ １ １
１２ 〃 １ ０ １
０ ０ １ ０
０ １３ 〃 １ ０
１ ０ ０
１ ０ １ １４ 〃 １
０ １ ０
０ １ １ ０ １５
〃 １ ０ １
０ ０ １ １ １
１６ 〃 １ ０
０ １ １ ０
０ ０ １７ 〃 １
０ ０ １ １
０ ０ １ １８ 〃
１ ０ ０ １
１ ０ １ ０
１９ 〃 １ ０ ０
１ １ ０ １
１ ２０ 〃 １ ０
０ １ １ １
０ ０ ２１ 〃 １
０ ０ １ １
１ ０ １ ２２
〃 １ ０ ０ １
１ １ １ ０
２３ 〃 １ ０ ０
１ １ １
１ １ ２４ 〃 １ ０
０ １ ０
０ ０ ０ ２５ 〃 １
０ ０ １
０ ０ ０ １ ２
６ 〃 １ ０ ０
１ ０ ０ １
０ ２７ 〃 １ ０
０ １ ０ ０
１ １ ２８ 〃 １
０ ０ １ ０
１ ０ ０ ２９ 〃
１ ０ ０ １
０ １ ０ １
３０ 〃 １ ０ ０
１ ０ １ １
０ ３１ 〃 １ ０
０ １ ０
１ １ １ ３２ 〃 １
０ １ ０
１ ０ ０ ０ ３３
〃
【００４６】１つのコマンドによりスキャンが遅
延されることは無意味であり、従って、最後のコマンド
の結果は、走査されない。２つのコマンドの使用は、４
つの試験セクションを動作可能とすることが前述の例か
ら明らかである。
延されることは無意味であり、従って、最後のコマンド
の結果は、走査されない。２つのコマンドの使用は、４
つの試験セクションを動作可能とすることが前述の例か
ら明らかである。
【００４７】もう一つの例では、各ビットプレーン中に
チェッカーボードパターン及び相補データを有する交互
ビットプレーンが必要とされる。
チェッカーボードパターン及び相補データを有する交互
ビットプレーンが必要とされる。
【００４８】
【００４９】物理的なレイアウトが変更されなかったの
で、スキャン系列は不変のままである。しかしながら、
＋書き込み／−読み出し線は現在はＡ３にある。
で、スキャン系列は不変のままである。しかしながら、
＋書き込み／−読み出し線は現在はＡ３にある。
【００５０】入力及び期待される出力データをコマンド
が変形するために、以下の変更が必要とされる。 １． 出力セクション選択コマンドは、ａ）コマンド
３１に基づいて出力制御３０１により選択された出力が
現在はＡ０であり、ライン３６及び３７がＡ１にある。 ｂ）データの反転のために、選択線３８が始めの２つの
試験で１に保持され、終わりの２つで０に保持される。 ｃ）Ａ０ビットがキャリーを有する時には、カウンタ「
Ｈ」がインクリメントされる。 Ｎ＋８ Ｎ＋７ Ｎ＋４ Ｎ＋３ ３
２ １ ０ 実行さ
れる
コマンド １
０ ０ １ １
０ ０ ０ １ 初期化
１ ０ １ ０
１ ０ ０ １
２ インクリメ
ント
１ ０ １ ０
１ ０ １ ０ ３
〃 １ ０ ０
１ １ ０ １ １
４ 〃 １ ０
０ １ １ １
０ ０ ５ 〃 １
０ １ ０ １
１ ０ １ ６ 〃 １
０ １ ０
１ １ １ ０ ７
〃 １ ０ ０
１ １ １ １ １
８ 〃 １ ０
０ １ ０ ０ ０
０ ９ 〃 １ ０
１ ０ ０
０ ０ １ １０ 〃 １
０ １ ０
０ ０ １ ０ １１ 〃
１ ０ ０ １
０ ０ １ １
１２ 〃 １ ０ ０
１ ０ １ ０
０ １３ 〃 １ ０
１ ０ ０ １
０ １ １４ 〃 １ ０
１ ０ ０
１ １ ０ １５ 〃 １
０ ０ １
０ １ １ １ １６ 〃
１ ０ １ ０
１ ０ ０ ０
１７ 〃 １ ０ １
０ １ ０ ０
１ １８ 〃 １ ０
０ １ １ ０
１ ０ １９ 〃 １ ０
０ １ １
０ １ １ ２０ 〃 １
０ １ ０
１ １ ０ ０ ２１ 〃
１ ０ １ ０
１ １ ０ １
２２ 〃 １ ０ ０
１ １ １ １
０ ２３ 〃 １ ０
０ １ １ １
１ １ ２４ 〃 １ ０
１ ０ ０
０ ０ ０ ２５ 〃 １
０ １ ０
０ ０ ０ １ ２６ 〃
１ ０ ０ １
０ ０ １ ０
２７ 〃 １ ０ ０
１ ０ ０ １
１ ２８ 〃 １ ０
１ ０ ０ １
０ ０ ２９ 〃 １ ０
１ ０ ０
１ ０ １ ３０ 〃 １
０ ０ １
０ １ １ ０ ３１ 〃
１ ０ ０ １
０ １ １ １
３２ 〃 １ ０ １
０ １ ０ ０
０ ３３ 〃
が変形するために、以下の変更が必要とされる。 １． 出力セクション選択コマンドは、ａ）コマンド
３１に基づいて出力制御３０１により選択された出力が
現在はＡ０であり、ライン３６及び３７がＡ１にある。 ｂ）データの反転のために、選択線３８が始めの２つの
試験で１に保持され、終わりの２つで０に保持される。 ｃ）Ａ０ビットがキャリーを有する時には、カウンタ「
Ｈ」がインクリメントされる。 Ｎ＋８ Ｎ＋７ Ｎ＋４ Ｎ＋３ ３
２ １ ０ 実行さ
れる
コマンド １
０ ０ １ １
０ ０ ０ １ 初期化
１ ０ １ ０
１ ０ ０ １
２ インクリメ
ント
１ ０ １ ０
１ ０ １ ０ ３
〃 １ ０ ０
１ １ ０ １ １
４ 〃 １ ０
０ １ １ １
０ ０ ５ 〃 １
０ １ ０ １
１ ０ １ ６ 〃 １
０ １ ０
１ １ １ ０ ７
〃 １ ０ ０
１ １ １ １ １
８ 〃 １ ０
０ １ ０ ０ ０
０ ９ 〃 １ ０
１ ０ ０
０ ０ １ １０ 〃 １
０ １ ０
０ ０ １ ０ １１ 〃
１ ０ ０ １
０ ０ １ １
１２ 〃 １ ０ ０
１ ０ １ ０
０ １３ 〃 １ ０
１ ０ ０ １
０ １ １４ 〃 １ ０
１ ０ ０
１ １ ０ １５ 〃 １
０ ０ １
０ １ １ １ １６ 〃
１ ０ １ ０
１ ０ ０ ０
１７ 〃 １ ０ １
０ １ ０ ０
１ １８ 〃 １ ０
０ １ １ ０
１ ０ １９ 〃 １ ０
０ １ １
０ １ １ ２０ 〃 １
０ １ ０
１ １ ０ ０ ２１ 〃
１ ０ １ ０
１ １ ０ １
２２ 〃 １ ０ ０
１ １ １ １
０ ２３ 〃 １ ０
０ １ １ １
１ １ ２４ 〃 １ ０
１ ０ ０
０ ０ ０ ２５ 〃 １
０ １ ０
０ ０ ０ １ ２６ 〃
１ ０ ０ １
０ ０ １ ０
２７ 〃 １ ０ ０
１ ０ ０ １
１ ２８ 〃 １ ０
１ ０ ０ １
０ ０ ２９ 〃 １ ０
１ ０ ０
１ ０ １ ３０ 〃 １
０ ０ １
０ １ １ ０ ３１ 〃
１ ０ ０ １
０ １ １ １
３２ 〃 １ ０ １
０ １ ０ ０
０ ３３ 〃
【００５１】第２の例により、１
６のアドレスロケーションを有するアレイは、４×４ア
レイ、すなわち、１ビットアレイとして構成される。そ
れを試験するために、アレイは、全て０にロードされる
。これらの後に、列ディスターブ試験が行われる。この
試験は、その後に同一列の各セル内の１及び０が続く１
を試験セル内に書き込むことからなる。スキャンコマン
ドがパターン独立であるので、試験ベクトルを形成する
ために必要なＬＳＳＤ ＡＰＧコマンドのみが以下に
述べられる。レジスタ３００からの選択された出力は、 出力 用途０
アドレスビット０１
アドレスビット１２
アドレスビット２３
アドレスビット４Ｎ＋５
＋書き込み／−読み出し制御Ｎ＋１ ＋
データ入力または期待される＋データ出力
６のアドレスロケーションを有するアレイは、４×４ア
レイ、すなわち、１ビットアレイとして構成される。そ
れを試験するために、アレイは、全て０にロードされる
。これらの後に、列ディスターブ試験が行われる。この
試験は、その後に同一列の各セル内の１及び０が続く１
を試験セル内に書き込むことからなる。スキャンコマン
ドがパターン独立であるので、試験ベクトルを形成する
ために必要なＬＳＳＤ ＡＰＧコマンドのみが以下に
述べられる。レジスタ３００からの選択された出力は、 出力 用途０
アドレスビット０１
アドレスビット１２
アドレスビット２３
アドレスビット４Ｎ＋５
＋書き込み／−読み出し制御Ｎ＋１ ＋
データ入力または期待される＋データ出力
【００５２】このセットアップが適切にされ、線３３〜
３５は、全てのコマンドに関して０になるように選択さ
れる。これは、ブロック３２３の出力を０のままとさせ
、一方、出力制御３０１（線４２の）からの出力をエク
スクルーシブＯＲゲート３２４に手渡し、線Ｎ＋１に生
じさせる。書き込みコマンドのために線３８を１とし、
読み出しコマンドのために０として、データが１とされ
る時には１とされ、０が必要とされる時には０とされる
出力制御３０１の出力を、制御バス３１は選択する。
３５は、全てのコマンドに関して０になるように選択さ
れる。これは、ブロック３２３の出力を０のままとさせ
、一方、出力制御３０１（線４２の）からの出力をエク
スクルーシブＯＲゲート３２４に手渡し、線Ｎ＋１に生
じさせる。書き込みコマンドのために線３８を１とし、
読み出しコマンドのために０として、データが１とされ
る時には１とされ、０が必要とされる時には０とされる
出力制御３０１の出力を、制御バス３１は選択する。
【００５３】コマンドが以下のように要約される。
ａ．カウンタリセット−「Ｈ」が出力−０を書き込むｂ
．「Ｈ」をインクリメント−「Ｈ」が出力−０を書き込
む ｃ．ステップｂを１５回繰り返す ｄ．リセットカウンタ「Ｈ」−「Ｈ」が出力−１を書き
込む ｅ．「Ｈ」を「Ａ」にロードする−「Ｈ」が出力−１を
書き込む ｆ．ビットＡ２で「Ａ」をインクリメントし、Ａ３でキ
ャリーを停止−「Ａ」が出力−１を書き込むｇ．カウン
タをホールド−「Ａ」が出力−０を書き込むｈ．ステッ
プｆ及びｇを３回繰り返す ｉ．カウンタをホールド−「Ｈ」が出力−１を読み出す
ｊ．カウンタをホールド−「Ｈ」が出力−０を書き込む
ｋ．「Ｈ」をインクリメント−「Ｈ」が出力−１を書き
込む ｌ．ステップｅに戻り、ステップｅ〜ｋを１６回繰り返
す
．「Ｈ」をインクリメント−「Ｈ」が出力−０を書き込
む ｃ．ステップｂを１５回繰り返す ｄ．リセットカウンタ「Ｈ」−「Ｈ」が出力−１を書き
込む ｅ．「Ｈ」を「Ａ」にロードする−「Ｈ」が出力−１を
書き込む ｆ．ビットＡ２で「Ａ」をインクリメントし、Ａ３でキ
ャリーを停止−「Ａ」が出力−１を書き込むｇ．カウン
タをホールド−「Ａ」が出力−０を書き込むｈ．ステッ
プｆ及びｇを３回繰り返す ｉ．カウンタをホールド−「Ｈ」が出力−１を読み出す
ｊ．カウンタをホールド−「Ｈ」が出力−０を書き込む
ｋ．「Ｈ」をインクリメント−「Ｈ」が出力−１を書き
込む ｌ．ステップｅに戻り、ステップｅ〜ｋを１６回繰り返
す
【００５４】試験の列ディスターブ部分を実行している
時に、特別な注意が払われる。「Ｈ」が「Ａ」にロード
される時は、常に、「Ａ」は、被試験のセル「Ｈ」とし
て同一のコラムに設定される。Ａ２ビットをインクリメ
ントすることにより、ディスターブセルは、同一列内で
、ある列から次の列に移動される。キャリービットが以
前のＡ３を伝搬しないことにより、同一列への復帰は、
最後に到達した時に生じる。一例として、若し、現在の
「Ｈ」が６であるならば、ステップｅは「Ａ」を６とさ
れ、ステップｆはそれを１０、１４、２とする。同様に
、より複雑なアドレスパターンが容易に構成可能である
。一番近いものまたは行ディスターブのようなパターン
、またはＮ２ 個のパターンでさえも構成可能である。 同様に、データ構成は、全て１または０、チェッカーボ
ード、列バー、または行バーに変更可能である。
時に、特別な注意が払われる。「Ｈ」が「Ａ」にロード
される時は、常に、「Ａ」は、被試験のセル「Ｈ」とし
て同一のコラムに設定される。Ａ２ビットをインクリメ
ントすることにより、ディスターブセルは、同一列内で
、ある列から次の列に移動される。キャリービットが以
前のＡ３を伝搬しないことにより、同一列への復帰は、
最後に到達した時に生じる。一例として、若し、現在の
「Ｈ」が６であるならば、ステップｅは「Ａ」を６とさ
れ、ステップｆはそれを１０、１４、２とする。同様に
、より複雑なアドレスパターンが容易に構成可能である
。一番近いものまたは行ディスターブのようなパターン
、またはＮ２ 個のパターンでさえも構成可能である。 同様に、データ構成は、全て１または０、チェッカーボ
ード、列バー、または行バーに変更可能である。
【００５５】図３を参照して、ＤＵＴ５００内の複数の
埋め込みアレイ４００が示される。ＬＳＳＤシフトレジ
スタチェーン４１０は、各アレイ４００に対して、すな
わち、駆動しているアレイ４００、または出力としての
シフトレジスタチェーン４２０に付加される。各ＬＳＳ
Ｄシフトレジスタチェーンは、それぞれ、被試験装置の
ピンエレクトロニクスの範囲内でＬＳＳＤ ＡＰＧ（
ブロック４３０）によりサービスされる。各アレイは、
適切なＬＳＳＤ ＡＰＧ及びその入力及び出力をサー
ビスし、４００Ａ内としての、ＬＳＳＤチェーンで、ま
たは４００Ｂ内としての、独立のＬＳＳＤ入力及び出力
シフトレジスタチェーンにより、同時に試験可能である
ことが上述の論議から明らかである。埋め込みアレイ４
００Ａの入力及び出力の両者をサービスする単一のＬＳ
ＳＤチェーンの場合には、アレイに対する２進データ及
び同一回路を有するアレイから読み出し出力を提供する
ために、共通の入力／出力の使用をアレイが要求する。
埋め込みアレイ４００が示される。ＬＳＳＤシフトレジ
スタチェーン４１０は、各アレイ４００に対して、すな
わち、駆動しているアレイ４００、または出力としての
シフトレジスタチェーン４２０に付加される。各ＬＳＳ
Ｄシフトレジスタチェーンは、それぞれ、被試験装置の
ピンエレクトロニクスの範囲内でＬＳＳＤ ＡＰＧ（
ブロック４３０）によりサービスされる。各アレイは、
適切なＬＳＳＤ ＡＰＧ及びその入力及び出力をサー
ビスし、４００Ａ内としての、ＬＳＳＤチェーンで、ま
たは４００Ｂ内としての、独立のＬＳＳＤ入力及び出力
シフトレジスタチェーンにより、同時に試験可能である
ことが上述の論議から明らかである。埋め込みアレイ４
００Ａの入力及び出力の両者をサービスする単一のＬＳ
ＳＤチェーンの場合には、アレイに対する２進データ及
び同一回路を有するアレイから読み出し出力を提供する
ために、共通の入力／出力の使用をアレイが要求する。
【００５６】
【発明の効果】この発明によれば、各ピンにおいて、レ
プリカされることが十分に容易なアルゴリズミックテス
トパターンジェネレータを提供することが可能であり、
被試験デバイス（ＤＵＴ）が数個の短いレジスタを有す
ることが可能である。また、小型で高性能なＡＰＧ（ア
レイパターン発生器）を形成することが可能である。
プリカされることが十分に容易なアルゴリズミックテス
トパターンジェネレータを提供することが可能であり、
被試験デバイス（ＤＵＴ）が数個の短いレジスタを有す
ることが可能である。また、小型で高性能なＡＰＧ（ア
レイパターン発生器）を形成することが可能である。
【図１】この発明による「ピン毎」ＬＳＳＤ・ＡＰＧ発
生器のブロック図である。
生器のブロック図である。
【図２】この発明による２つのＬＳＳＤ・ＳＲＬ（シフ
トレジスタラッチ）により包囲されたＤＵＴの概略図で
ある。
トレジスタラッチ）により包囲されたＤＵＴの概略図で
ある。
【図３】マルチポートを使用する、複数の埋め込みアレ
イを同時に試験するための回路配列の概略図である。
イを同時に試験するための回路配列の概略図である。
１０ コマンド記憶レジスタ
１００ ホームカウンタ
２００ アウェイカウンタ
３９０ シーケンサ
４００ ＭＵＴ
４１０ ＬＳＳＤシフトレジスタ列
４３０ ＬＳＳＤ・ＡＰＧ
５００ ＤＵＴ
Claims (14)
- 【請求項１】 集積回路内の埋め込みアレイを試験す
るためのテストパターンジェネレータであって、その中
に埋め込みアレイを有する集積回路と、上記集積回路に
含まれる上記埋め込みアレイに対して及び上記埋め込み
アレイから、それぞれ、試験データを入力及び出力する
ためのレベル依存性スキャン設計（ＬＳＳＤ）手段と、
２進試験パターンを生成し、上記入力及び出力試験デー
タを上記ＬＳＳＤ手段に供給するためのコマンド駆動手
段とからなる装置。 - 【請求項２】 上記テストパターンジェネレータは、
少なくとも１つのピンを有する試験装置内にあり、上記
ＬＳＳＤ手段は、試験される集積回路内に含まれ、２進
試験パターンを発生する上記コマンド駆動手段は試験装
置の上記少なくとも１つのピンに含まれる請求項１記載
のテストパターンジェネレータ。 - 【請求項３】 上記ＬＳＳＤ手段及び上記コマンド駆
動手段は、試験装置の少なくとも上記１つのピン内に含
まれる請求項２記載のテストパターンジェネレータ。 - 【請求項４】 上記ＬＳＳＤ手段及びコマンド駆動手
段は、試験装置の複数の上記１つのピンにレプリカされ
る請求項２記載のテストパターンジェネレータ。 - 【請求項５】 上記試験装置は、「ピン毎」アーキテ
クチャを有し、それによって、上記テストパターンジェ
ネレータは、試験装置の上記１つのピン毎にレプリカさ
れる請求項２記載のテストパターンジェネレータ。 - 【請求項６】 試験装置のピンエレクトロニクスに含
まれるＬＳＳＤ被試験デバイス（ＤＵＴ）内の埋め込み
アレイを試験するテストパターンジェネレータであって
、少なくとも２つのカウンタと、上記少なくとも２つの
カウンタを活動状態とするために、コマンドを発生する
ための上記少なくとも２つのカウンタに接続された論理
手段と、上記少なくとも２つのカウンタ及び上記コマン
ドの内容に基づいて出力データを形成するための出力デ
ータ発生手段と、予め決められた系列中で出力を選択し
、上記出力がＤＵＴに含まれる埋め込みアレイに接続さ
れたＬＳＳＤと対応させるための選択手段とからなる装
置。 - 【請求項７】 上記少なくとも２つのカウンタの内容
を比較するための比較手段を含む上記論理手段を有する
請求項６記載のＤＵＴ内の埋め込みアレイを試験するた
めのテストパターンジェネレータ。 - 【請求項８】 上記少なくとも２つのカウンタの１つ
は、上記少なくとも２つのカウンタ内の如何なるカウン
トからも開始される、インクリメント／デクリメントを
行う請求項６に記載のＤＵＴ内の埋め込みアレイを試験
するためのテストパターンジェネレータ。 - 【請求項９】 上記論理は、少なくとも２つのカウン
タの一方の内容を上記少なくとも２つのカウンタの他方
に転送する、請求項６に記載のＤＵＴ内の埋め込みアレ
イを試験するためのテストパターンジェネレータ。 - 【請求項１０】 上記一方のカウンタのカウントがイ
ンクリメントされている時に上記２つのカウンタの一方
のキャリービットを停止されることができ、それによっ
て、上記一方のカウンタの上記カウントがデクリメント
されている間にボロービットが停止しうる、請求項６記
載のＤＵＴ内の埋め込みアレイを試験するためのテスト
パターンジェネレータ。 - 【請求項１１】 上記少なくとも２つのカウンタの他
方におけるインクリメント／デクリメントが上記少なく
とも２つのカウンタの一方内のキャリービットの存在に
より制御されうる、請求項１０記載のＤＵＴ内の埋め込
みアレイを試験するためのテストパターンジェネレータ
。 - 【請求項１２】 上記ＤＵＴに付加された上記ＬＳＳ
Ｄ手段が試験装置のピンエレクトロニクス内に含まれて
いる、請求項６記載のＤＵＴ内の埋め込みアレイを試験
するためのテストパターンジェネレータ。 - 【請求項１３】 ディスターブ試験の提供により、被
試験デバイス（ＤＵＴ）集積回路に含まれる埋め込みア
レイを試験する方法であって、 ａ）ホーム及びアウェイカウンタを０に設定するステッ
プと、 ｂ）ＤＵＴの隣接する次のセルをアドレス決めするため
に上記ホームカウンタをインクリメントするステップと
、 ｃ）新たなディスターブセルをアドレス決めするために
上記アエェイカウンタをインクリメントするステップと
、 ｄ）ディスターブされるＤＵＴの各セルのアドレスをル
ープすることにより、ステップｃ）を繰り返すステップ
と、 ｅ）ＤＵＴの各セルがアドレス決めされてしまうまで、
新しいホームアドレスのためにステップｂ）を繰り返す
ステップからなる方法。 - 【請求項１４】 チェッカーボード試験を供給するこ
とにより被試験デバイス（ＤＵＴ）集積回路に含まれる
埋め込みアレイを試験する方法であって、ａ）各シフト
系列の開始で２つのカウンタの一方をインクリメントす
るステップと、 ｂ）ＤＵＴの行の長さと対応する上記一方のカウンタの
キャリービットを検査することによりＤＵＴの行の終わ
りで上記２つのカウンタの第２のカウンタをインクリメ
ントするステップと、 ｃ）チェーカーボードパターンを形成するために必要と
されるデータ入力を提供するために上記第１及び第２の
カウンタの最下位ビットをエクスクルーシブＯＲゲート
するステップと、 ｄ）埋め込みアレイのサイズに関連してステップａ）か
らステップｃ）を繰り返すステップとからなる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US636035 | 1990-12-28 | ||
| US07/636,035 US5285453A (en) | 1990-12-28 | 1990-12-28 | Test pattern generator for testing embedded arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04303777A true JPH04303777A (ja) | 1992-10-27 |
| JP2856586B2 JP2856586B2 (ja) | 1999-02-10 |
Family
ID=24550117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353174A Expired - Lifetime JP2856586B2 (ja) | 1990-12-28 | 1991-12-18 | 埋め込みアレイを試験するためのテストパターンジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5285453A (ja) |
| JP (1) | JP2856586B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161900A (ja) * | 1994-12-05 | 1996-06-21 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置およびその検査方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5696770A (en) * | 1993-09-30 | 1997-12-09 | Texas Instruments Incorporated | Method and apparatus for testing circuitry with memory and with forcing circuitry |
| US5488612A (en) * | 1993-10-04 | 1996-01-30 | International Business Machines, Corporation | Method and apparatus for field testing field programmable logic arrays |
| US5428624A (en) * | 1993-10-12 | 1995-06-27 | Storage Technology Corporation | Fault injection using boundary scan |
| US5598421A (en) * | 1995-02-17 | 1997-01-28 | Unisys Corporation | Method and system for tracking the state of each one of multiple JTAG chains used in testing the logic of intergrated circuits |
| US5732246A (en) * | 1995-06-07 | 1998-03-24 | International Business Machines Corporation | Programmable array interconnect latch |
| US5651013A (en) * | 1995-11-14 | 1997-07-22 | International Business Machines Corporation | Programmable circuits for test and operation of programmable gate arrays |
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| US6061815A (en) * | 1996-12-09 | 2000-05-09 | Schlumberger Technologies, Inc. | Programming utility register to generate addresses in algorithmic pattern generator |
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