JPH0746127B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH0746127B2 JPH0746127B2 JP61115008A JP11500886A JPH0746127B2 JP H0746127 B2 JPH0746127 B2 JP H0746127B2 JP 61115008 A JP61115008 A JP 61115008A JP 11500886 A JP11500886 A JP 11500886A JP H0746127 B2 JPH0746127 B2 JP H0746127B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern data
- test pattern
- generator
- logical operation
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多種多様なテストパターンを発生するための
構造を有する半導体試験装置に関するものである。
構造を有する半導体試験装置に関するものである。
第３図は従来の半導体試験装置の構成を示し、図におい
て、１はランダムに変化するテストパターンデータを発
生及び格納するランダムパターンデータ発生器（以後RP
Gという）、２は論理演算によりテストパターンデータ
を発生する論理演算パターンデータ発生器（以後ALPGと
いう）、３はシリアルなテストパターンデータを発生及
び格納するシリアルパターンデータ発生器（以後SPGと
いう）である。４は切換信号ＡによりALPG2より発生さ
れるテストパターンデータとSPG3より発生されるテスト
パターンデータとを切換える切換器（以後AMUXとい
う）、５は切換信号ＢによりRPG1より発生されるテスト
パターンデータとAMUX4を通過したテストパターンデー
タとを切換える切換え器（以後BMUXという）である。Ｐ
はBMUX5を通過したテストパターンデータが被測定半導
体装置（以後DUTという）の端子ごとに指定されてそれ
に供給される経路である。
て、１はランダムに変化するテストパターンデータを発
生及び格納するランダムパターンデータ発生器（以後RP
Gという）、２は論理演算によりテストパターンデータ
を発生する論理演算パターンデータ発生器（以後ALPGと
いう）、３はシリアルなテストパターンデータを発生及
び格納するシリアルパターンデータ発生器（以後SPGと
いう）である。４は切換信号ＡによりALPG2より発生さ
れるテストパターンデータとSPG3より発生されるテスト
パターンデータとを切換える切換器（以後AMUXとい
う）、５は切換信号ＢによりRPG1より発生されるテスト
パターンデータとAMUX4を通過したテストパターンデー
タとを切換える切換え器（以後BMUXという）である。Ｐ
はBMUX5を通過したテストパターンデータが被測定半導
体装置（以後DUTという）の端子ごとに指定されてそれ
に供給される経路である。
次に第４図のテストパターンデータ例を用いて動作を説
明する。
明する。
第４図の横方向Ｘの番号ｎにはDUT端子番号であり、こ
れは半導体試験装置に装備されているピン数を示す。現
状ではｎの最大数は256程度である。縦方向Ｙの番号ｍ
は時間推移変化番号（サイクル数）であり、これは通常
RPG1で発生されるランダムテストパターンデータ数を示
す。なお、現状ではｍの最大数は1048576（1024×1024
＝1Mビット）程度である。
れは半導体試験装置に装備されているピン数を示す。現
状ではｎの最大数は256程度である。縦方向Ｙの番号ｍ
は時間推移変化番号（サイクル数）であり、これは通常
RPG1で発生されるランダムテストパターンデータ数を示
す。なお、現状ではｍの最大数は1048576（1024×1024
＝1Mビット）程度である。
上記DUT端子番号の１の端子の0,1の組合せが時間の推移
に伴ってランダムに現れており、これらの0,1のランダ
ムなテストパターンデータはRPG1に格納されていたデー
タがBMUX5を介して径路Ｐに現われたものである。ま
た、DUT端子番号２と３に関しては時間の推移が８サイ
クル単位で０又は１の連続した組合せが現われており、
これらのデータはSPG3に格納されていたシリアルなテス
トパターンデータがAMNX4及びBMNX5を介して現われたも
のである。また、DUT端子番号４〜７の４つの端子出力
は４ビット巾のカウンタ出力と同一で、上位DUT端子番
号よりテストパターンデータ１が順次インクリメント
し、時間の推移が16サイクル目（Ｙ番号の15）ですべて
のDUT端子番号（４〜７）のデータが１となっている。
この例はALPG3より発生されたカウンタ方式によるデー
タがAMUX4及びBMUX5を通じてDUT端子に現われたもので
ある。
に伴ってランダムに現れており、これらの0,1のランダ
ムなテストパターンデータはRPG1に格納されていたデー
タがBMUX5を介して径路Ｐに現われたものである。ま
た、DUT端子番号２と３に関しては時間の推移が８サイ
クル単位で０又は１の連続した組合せが現われており、
これらのデータはSPG3に格納されていたシリアルなテス
トパターンデータがAMNX4及びBMNX5を介して現われたも
のである。また、DUT端子番号４〜７の４つの端子出力
は４ビット巾のカウンタ出力と同一で、上位DUT端子番
号よりテストパターンデータ１が順次インクリメント
し、時間の推移が16サイクル目（Ｙ番号の15）ですべて
のDUT端子番号（４〜７）のデータが１となっている。
この例はALPG3より発生されたカウンタ方式によるデー
タがAMUX4及びBMUX5を通じてDUT端子に現われたもので
ある。
従来の半導体試験装置は以上のように構成されているの
で、第５図のDUT端子番号４に表われるテストパターン
データについて以下のような問題点があった。
で、第５図のDUT端子番号４に表われるテストパターン
データについて以下のような問題点があった。
サイクル０〜３ではデータはすべて０で、４〜７サイク
ルでは７サイクル目だけが１であり、次の８〜11サイク
ル目では10サイクルが１となっており、これは４サイク
ル単位の各単位の最下位サイクル目からデータが順次１
にインクリメントしているものとなっている。つまり第
４図で示したDUT端子番号４〜７の出力のテストパター
ンデータの変化（端子方向の変化）を第５図中のDUT端
子番号４のサイクル変化方向に変換したデータとなって
いる。第４図では16サイクルでDUT端子４〜７のデータ
の組合せがすべて現われたが、第５図でのDUT端子４に
表われるテストパターンデータは64サイクルですべての
データの組合せが実現するため、このようなテストパタ
ーンデータを発生させるためには従来の半導体試験装置
ではRPG1やSPG3に予め長大なデータを格納しておく必要
があり、それらのデータを１つ１つ作成しておかなけれ
ばならず、作成作業に膨大な労力を必要としていた。
ルでは７サイクル目だけが１であり、次の８〜11サイク
ル目では10サイクルが１となっており、これは４サイク
ル単位の各単位の最下位サイクル目からデータが順次１
にインクリメントしているものとなっている。つまり第
４図で示したDUT端子番号４〜７の出力のテストパター
ンデータの変化（端子方向の変化）を第５図中のDUT端
子番号４のサイクル変化方向に変換したデータとなって
いる。第４図では16サイクルでDUT端子４〜７のデータ
の組合せがすべて現われたが、第５図でのDUT端子４に
表われるテストパターンデータは64サイクルですべての
データの組合せが実現するため、このようなテストパタ
ーンデータを発生させるためには従来の半導体試験装置
ではRPG1やSPG3に予め長大なデータを格納しておく必要
があり、それらのデータを１つ１つ作成しておかなけれ
ばならず、作成作業に膨大な労力を必要としていた。
本発明は上記のような問題点を解消するためになされた
もので、DUT端子方向に対して発生されるカウンタイン
クリメント的なデータをサイクル方向に変換できる半導
体試験装置を得ることを目的とする。
もので、DUT端子方向に対して発生されるカウンタイン
クリメント的なデータをサイクル方向に変換できる半導
体試験装置を得ることを目的とする。
この発明にかかる半導体試験装置は、ランダムに変化す
るテストパターンデータを発生及び格納するランダムパ
ターンデータ発生器と、論理演算によってテストパター
ンデータを発生する論理演算パターンデータ発生器と、
シリアルなテストパターンデータを発生及び格納するシ
リアルパターンデータ発生器と、上記論理演算パターン
データ発生器により発生したテストパターンデータを受
け、これを第１の切換信号により上記シリアルパターン
データ発生器へ出力するか、後述の第２の切換器へ出力
するかを切り換える第１の切換器と、上記第１の切換器
を通過した上記論理演算パターンデータ発生器により発
生したテストパターンデータ、または、上記シリアルパ
ターンデータ発生器において上記論理演算パターンデー
タ発生器により発生したテストパターンデータをシリア
ルなデータに変換し，格納されたシリアルパターンデー
タを受け、第２の切換信号により、これらの何れか一方
を出力する第２の切換器と、上記第２の切換器の出力，
及び上記ランダムパターンデータ発生器により発生した
テストパターンデータを受け、第３の切換信号により、
これらの何れか一方を被測定半導体装置の端子部へ出力
する第３の切換器とを備えたことを特徴とするものであ
る。
るテストパターンデータを発生及び格納するランダムパ
ターンデータ発生器と、論理演算によってテストパター
ンデータを発生する論理演算パターンデータ発生器と、
シリアルなテストパターンデータを発生及び格納するシ
リアルパターンデータ発生器と、上記論理演算パターン
データ発生器により発生したテストパターンデータを受
け、これを第１の切換信号により上記シリアルパターン
データ発生器へ出力するか、後述の第２の切換器へ出力
するかを切り換える第１の切換器と、上記第１の切換器
を通過した上記論理演算パターンデータ発生器により発
生したテストパターンデータ、または、上記シリアルパ
ターンデータ発生器において上記論理演算パターンデー
タ発生器により発生したテストパターンデータをシリア
ルなデータに変換し，格納されたシリアルパターンデー
タを受け、第２の切換信号により、これらの何れか一方
を出力する第２の切換器と、上記第２の切換器の出力，
及び上記ランダムパターンデータ発生器により発生した
テストパターンデータを受け、第３の切換信号により、
これらの何れか一方を被測定半導体装置の端子部へ出力
する第３の切換器とを備えたことを特徴とするものであ
る。
更に、この発明にかかる半導体試験装置は、ランダムに
変化するテストパターンデータを発生及び格納するラン
ダムパターンデータ発生器と、論理演算によってテスト
パターンデータを発生する論理演算パターンデータ発生
器と、シリアルなテストパターンデータを発生及び格納
するシリアルパターンデータ発生器と、上記論理演算パ
ターンデータ発生器により発生したテストパターンデー
タを受け、これを第１の切換信号により上記ランダムパ
ターンデータ発生器へ出力するか、後述の第２の切換器
へ出力するかを切り換える第１の切換器と、上記第１の
切換器を通過した上記論理演算パターンデータ発生器に
より発生したテストパターンデータ、または、上記ラン
ダムパターンデータ発生器において上記論理演算パター
ンデータ発生器により発生したテストパターンデータに
基づいて発生したランダムパターンデータを受け、第２
の切換信号により、これらの何れか一方を出力する第２
の切換器と、上記第２の切換器の出力，及び上記シリア
ルパターンデータ発生器により発生したテストパターン
データを受け、第３の切換信号により、これらの何れか
一方を被測定半導体装置の端子部へ出力する第３の切換
器とを備えたことを特徴とするものである。
変化するテストパターンデータを発生及び格納するラン
ダムパターンデータ発生器と、論理演算によってテスト
パターンデータを発生する論理演算パターンデータ発生
器と、シリアルなテストパターンデータを発生及び格納
するシリアルパターンデータ発生器と、上記論理演算パ
ターンデータ発生器により発生したテストパターンデー
タを受け、これを第１の切換信号により上記ランダムパ
ターンデータ発生器へ出力するか、後述の第２の切換器
へ出力するかを切り換える第１の切換器と、上記第１の
切換器を通過した上記論理演算パターンデータ発生器に
より発生したテストパターンデータ、または、上記ラン
ダムパターンデータ発生器において上記論理演算パター
ンデータ発生器により発生したテストパターンデータに
基づいて発生したランダムパターンデータを受け、第２
の切換信号により、これらの何れか一方を出力する第２
の切換器と、上記第２の切換器の出力，及び上記シリア
ルパターンデータ発生器により発生したテストパターン
データを受け、第３の切換信号により、これらの何れか
一方を被測定半導体装置の端子部へ出力する第３の切換
器とを備えたことを特徴とするものである。
この発明においては、上記構成としたから、論理演算に
より発生されるテストパターンデータを、長大なシリア
ルテストパターンデータに変換してDUT端子へ容易に供
給することが可能となり、上記ランダムパターン発生器
や上記シリアルパターン発生器に予め長大なデータを格
納しておく必要がなくなる。
より発生されるテストパターンデータを、長大なシリア
ルテストパターンデータに変換してDUT端子へ容易に供
給することが可能となり、上記ランダムパターン発生器
や上記シリアルパターン発生器に予め長大なデータを格
納しておく必要がなくなる。
更に、この発明においては、上記構成としたから、論理
演算により発生されるテストパターンデータを、長大な
ランダムテストパターンデータに変換してDUT端子へ容
易に供給することが可能となり、上記ランダムパターン
発生器や上記シリアルパターン発生器に予め長大なデー
タを格納しておく必要がなくなる。
演算により発生されるテストパターンデータを、長大な
ランダムテストパターンデータに変換してDUT端子へ容
易に供給することが可能となり、上記ランダムパターン
発生器や上記シリアルパターン発生器に予め長大なデー
タを格納しておく必要がなくなる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体試験装置の構成を示
し、図において、１はランダムに変化するテストパター
ンデータを発生及び格納するランダムパターンデータ発
生器（第１のデータ発生器）（RPG）、２は論理演算に
よってテストパターンデータを発生する論理演算パター
ンデータ発生器（第２のデータ発生器）（ALPG）、３は
シリアルなテストパターンデータを発生及び格納するシ
リアルパターンデータ発生器（第３のデータ発生器）
（SPG）である。４はALPG2より発生されるテストパター
ンデータとSPG3より発生されるテストパターンデータを
切換信号Ａにより切換えていずれか一方のみを通過させ
る切換器（AMUX）、５はRPG1より発生されるテストパタ
ーンデータと切換器（AMUX）４を通過したテストパター
ンデータを、切換え信号Ｂにより切換えていずれか一方
のみを通過させる切換器（BMUX）である。６はALPG2よ
り発生されたテストパターンデータをSPG3へ送るか、あ
るいはAMUX4へ送るかを切換信号Ｃにより、切換える切
換器（CMUX）である。ＰはテストパターンデータがBMUX
5からDUT端子へ供給される経路を示している。
図は本発明の一実施例による半導体試験装置の構成を示
し、図において、１はランダムに変化するテストパター
ンデータを発生及び格納するランダムパターンデータ発
生器（第１のデータ発生器）（RPG）、２は論理演算に
よってテストパターンデータを発生する論理演算パター
ンデータ発生器（第２のデータ発生器）（ALPG）、３は
シリアルなテストパターンデータを発生及び格納するシ
リアルパターンデータ発生器（第３のデータ発生器）
（SPG）である。４はALPG2より発生されるテストパター
ンデータとSPG3より発生されるテストパターンデータを
切換信号Ａにより切換えていずれか一方のみを通過させ
る切換器（AMUX）、５はRPG1より発生されるテストパタ
ーンデータと切換器（AMUX）４を通過したテストパター
ンデータを、切換え信号Ｂにより切換えていずれか一方
のみを通過させる切換器（BMUX）である。６はALPG2よ
り発生されたテストパターンデータをSPG3へ送るか、あ
るいはAMUX4へ送るかを切換信号Ｃにより、切換える切
換器（CMUX）である。ＰはテストパターンデータがBMUX
5からDUT端子へ供給される経路を示している。
次に作用効果について説明する。
上記ALPG2より発生されたテストパターンデータは、切
換信号Ｃによって切換器（CMUX）６を介してSPG3へ入力
され、シリアルなデータに変換され、ここで第５図のDU
T端子番号４のサイクル方向のデータの組合せとなって
格納される。ここで、ALPG2は、第４図に示されたDUT端
子４〜７までのサイクル単位のデータ（４ビット）を発
生し、このサイクル単位のデータが、SPG3において第５
図に示されたDUT端子４のみに対してサイクル方向に変
換されて格納される。そして上記SPG3のテストパターン
データは切換信号Ａによって第１の切換器４を通過し、
さらに切換信号Ｂによって同様に切換器５も通過し、こ
れによりDUT端子番号４には第５図に示すようなデータ
が供給される。またALPG2により発生されるデータのみ
をＰに供給するには切換器4,5,6の制御により可能とな
る。
換信号Ｃによって切換器（CMUX）６を介してSPG3へ入力
され、シリアルなデータに変換され、ここで第５図のDU
T端子番号４のサイクル方向のデータの組合せとなって
格納される。ここで、ALPG2は、第４図に示されたDUT端
子４〜７までのサイクル単位のデータ（４ビット）を発
生し、このサイクル単位のデータが、SPG3において第５
図に示されたDUT端子４のみに対してサイクル方向に変
換されて格納される。そして上記SPG3のテストパターン
データは切換信号Ａによって第１の切換器４を通過し、
さらに切換信号Ｂによって同様に切換器５も通過し、こ
れによりDUT端子番号４には第５図に示すようなデータ
が供給される。またALPG2により発生されるデータのみ
をＰに供給するには切換器4,5,6の制御により可能とな
る。
このように本実施例ではALPG2,RPG1,SPG3より発生され
るそれぞれのテストパターンデータを切換器4,5,6の制
御によって混在させて長大なシリアルテストパターンデ
ータを容易に発生し、これを特定なDUT端子へ供給する
ことができる。
るそれぞれのテストパターンデータを切換器4,5,6の制
御によって混在させて長大なシリアルテストパターンデ
ータを容易に発生し、これを特定なDUT端子へ供給する
ことができる。
また、第２図は本発明の他の実施例を示し、この実施例
はALPG2より発生するテストパターンデータを切換器６
を介してRPG1へ格納する構成つまり第１図のRPG1とSPG3
を入れ換えた構造としたものである。この実施例装置で
は、RPG1がALPG2が論理演算により発生したテストパタ
ーンデータを初期値として長大なランダムテストパター
ンデータを発生するので、前記の実施例と同様の効果が
得られる。
はALPG2より発生するテストパターンデータを切換器６
を介してRPG1へ格納する構成つまり第１図のRPG1とSPG3
を入れ換えた構造としたものである。この実施例装置で
は、RPG1がALPG2が論理演算により発生したテストパタ
ーンデータを初期値として長大なランダムテストパター
ンデータを発生するので、前記の実施例と同様の効果が
得られる。
以上のように、本発明によれば、論理演算により発生さ
れるテストパターンデータを、長大なシリアルテストパ
ターンデータまたはランダムテストパターンデータに変
換してDUT端子へ容易に供給することができるので、従
来のように、ランダムパターン発生器やシリアルパター
ン発生器に予め長大なデータを格納しておく必要がなく
なり、テストパターンの作成労力を除くことができる効
果がある。
れるテストパターンデータを、長大なシリアルテストパ
ターンデータまたはランダムテストパターンデータに変
換してDUT端子へ容易に供給することができるので、従
来のように、ランダムパターン発生器やシリアルパター
ン発生器に予め長大なデータを格納しておく必要がなく
なり、テストパターンの作成労力を除くことができる効
果がある。
第１図はこの発明の一実施例により半導体試験装置の構
成図、第２図は本発明の他の実施例の構成図、第３図は
従来の装置の構成図、第４図は各種のテストパターンデ
ータをDUT端子番号と時間推移（サイクル数）を用いて
示した図、第５図は本発明により容易に実現可能となっ
たテストパターンデータの例を示す図である。 図において、１はランダムパターンデータ発生器、２は
論理演算パターンデータ発生器、３はシリアルパターン
データ発生器、4,5,6は切換器、A,B,Cは切換信号、Ｐは
DUT端子へ供給されるテストパターンデータの通過経路
である。 なお図中同一符号は同一又は相当部分を示す。
成図、第２図は本発明の他の実施例の構成図、第３図は
従来の装置の構成図、第４図は各種のテストパターンデ
ータをDUT端子番号と時間推移（サイクル数）を用いて
示した図、第５図は本発明により容易に実現可能となっ
たテストパターンデータの例を示す図である。 図において、１はランダムパターンデータ発生器、２は
論理演算パターンデータ発生器、３はシリアルパターン
データ発生器、4,5,6は切換器、A,B,Cは切換信号、Ｐは
DUT端子へ供給されるテストパターンデータの通過経路
である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】ランダムに変化するテストパターンデータ
を発生及び格納するランダムパターンデータ発生器と、 論理演算によってテストパターンデータを発生する論理
演算パターンデータ発生器と、 シリアルなテストパターンデータを発生及び格納するシ
リアルパターンデータ発生器と、 上記論理演算パターンデータ発生器により発生したテス
トパターンデータを受け、これを第１の切換信号により
上記シリアルパターンデータ発生器へ出力するか、後述
の第２の切換器へ出力するかを切り換える第１の切換器
と、 上記第１の切換器を通過した上記論理演算パターンデー
タ発生器により発生したテストパターンデータ、また
は、上記シリアルパターンデータ発生器において上記論
理演算パターンデータ発生器により発生したテストパタ
ーンデータをシリアルなデータに変換し，格納されたシ
リアルパターンデータを受け、第２の切換信号により、
これらの何れか一方を出力する第２の切換器と、 上記第２の切換器の出力，及び上記ランダムパターンデ
ータ発生器により発生したテストパターンデータを受
け、第３の切換信号により、これらの何れか一方を被測
定半導体装置の端子部へ出力する第３の切換器とを備え
たことを特徴とする半導体試験装置。 - 【請求項２】ランダムに変化するテストパターンデータ
を発生及び格納するランダムパターンデータ発生器と、 論理演算によってテストパターンデータを発生する論理
演算パターンデータ発生器と、 シリアルなテストパターンデータを発生及び格納するシ
リアルパターンデータ発生器と、 上記論理演算パターンデータ発生器により発生したテス
トパターンデータを受け、これを第１の切換信号により
上記ランダムパターンデータ発生器へ出力するか、後述
の第２の切換器へ出力するかを切り換える第１の切換器
と、 上記第１の切換器を通過した上記論理演算パターンデー
タ発生器により発生したテストパターンデータ、また
は、上記ランダムパターンデータ発生器において上記論
理演算パターンデータ発生器により発生したテストパタ
ーンデータに基づいて発生したランダムパターンデータ
を受け、第２の切換信号により、これらの何れか一方を
出力する第２の切換器と、 上記第２の切換器の出力，及び上記シリアルパターンデ
ータ発生器により発生したテストパターンデータを受
け、第３の切換信号により、これらの何れか一方を被測
定半導体装置の端子部へ出力する第３の切換器とを備え
たことを特徴とする半導体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115008A JPH0746127B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体試験装置 |
| US07/050,549 US4807229A (en) | 1986-05-20 | 1987-05-18 | Semiconductor device tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115008A JPH0746127B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272168A JPS62272168A (ja) | 1987-11-26 |
| JPH0746127B2 true JPH0746127B2 (ja) | 1995-05-17 |
Family
ID=14651993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61115008A Expired - Lifetime JPH0746127B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4807229A (ja) |
| JP (1) | JPH0746127B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2613411B2 (ja) * | 1987-12-29 | 1997-05-28 | 株式会社アドバンテスト | メモリ試験装置 |
| JPH01184700A (ja) * | 1988-01-11 | 1989-07-24 | Advantest Corp | メモリ試験装置 |
| US5043988A (en) * | 1989-08-25 | 1991-08-27 | Mcnc | Method and apparatus for high precision weighted random pattern generation |
| JPH03158779A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | Ｌｓｉのテストパタン作成方式 |
| US5162728A (en) * | 1990-09-11 | 1992-11-10 | Cray Computer Corporation | Functional at speed test system for integrated circuits on undiced wafers |
| WO1992005644A1 (en) * | 1990-09-24 | 1992-04-02 | Transwitch Corporation | Sonet signal generating apparatus and method |
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