JP2539956Y2 - テスターのタイミング発生回路 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ この考案は、テスターのタイミング発生回路に関し、
特に、IC検査のためのテスト波形パターンの発生など、
複数のICテストピンにそれぞれの波形パターンを発生す
るテスターのパターン発生装置におけるタイミング発生
回路に関する。

［従来の技術］ IC検査システムにおいては、ICの性能，機能試験を行
うためにそれに必要な複数ビットのテスト波形パターン
を、テストパターンプログラム等に従って自動的に発生
する必要がある。

従来、このようなテスト波形パターンの発生装置にあ
っては、パターン発生器によって作られたパターンデー
タとタイミング発生回路により作られた多数の位相をも
った位相クロック信号とのそれぞれのうちから、ICのピ
ンごとに必要なものを選択して合成し、所定の波形を生
成する。そしてこれをドライブ回路に送出して、その出
力をレベル変換し、所定のICピンに供給する方法を採っ
ている。

その一例として、第２図に見るような具体的な回路を
挙げることができる。

１は、パターン発生器であって、例えば所定のROM等
により構成されていて、所定のアドレスをアクセスして
第３図の（ａ），（ｂ）に見るパターンA,パターンＢの
ような所定のパターンデータを発生し、データセレクタ
２により、そのうちの必要なパターンデータが所定のタ
イミングで選択され、波形フォーマッタ３に送出され
る。

一方、タイミング発生回路４により発生する同図の
（ｄ），（ｅ）のタイミング波形（１），（２）に見る
ような各種のタイミングクロック信号（以下位相クロッ
ク信号）のうちの１つがタイミングセレクタ５により所
定のタイミングで選択されて、波形フォーマッタ３に送
出される。

ここで、例えば、パターンA,パターンＢが選択された
とすると、波形フォーマッタ３おいて、同図の（ｃ）に
見るパターンデータがABの合成パターンとして生成され
て、例えばタイミング波形（１），（２）がそれぞれ選
択されて、これらに従って、同図の（ｆ）に見るような
テスト波形パターンの波形フォーマッタ出力を発生す
る。

この波形フォーマッタ３の出力信号は、テスト波形パ
ターンとして、次段のドライブ回路６のドライバ７に送
出される。そしてドライブ回路６を経て、設定された所
定の電圧の対応する波形パターンを、例えばデバイス評
価ボードの上に挿着されている被検査ICの特定のピンに
印加するものである。

なお、7a,7bは、ドライバ７に供給する基準電圧源モ
ジュールであって、これらにより安定な電圧VIH（HIGH
レベルの設定電圧値）,VIL（LOWレベルの設定電圧値）
がドライバ７に供給される。

［解決しようとする問題点］ ところで、半導体集積回路は、高機能化されるにつれ
て内部に多くの機能のチップが集積され、或いは多くの
機能ブロックが１チップの中に集積化されるようになっ
て来ている。そこで、このような半導体集積回路をテス
トする場合に、それぞれのチップ又はブロックを単独に
又は独立したものとして動作させてテストすることが必
要になる。そのため、独立したタイミングでテストパタ
ーンを発生させることが必要となり、異なる周期のタイ
ミング発生回路を別途独立に設けて置かなければ十分な
機能テストが行えない。しかも、余分に設けたタイミン
グ発生回路は特別な機能テストに使用すること以外では
無駄なものとなる。

この考案は、このような従来技術の問題点を解決する
ものであって、独立にタイミング発生回路を設けること
をなく、非同期的なタイミングで独立にテストパターン
を発生させることができるテスターのタイミング発生回
路を提供することを目的とする。

［問題点を解決するための手段］ このような目的を達成するためのこの考案のテスター
のタイミング発生回路における手段は、発生周期が外部
から設定可能であってその設定された周期で周期信号を
それぞれ発生する第１及び第２のテスト周期発生部と、
第１及び第２のテスト周期発生部から同期信号をそれぞ
れ受け、いずれか一方の同期信号を選択する第１及び第
２の信号選択回路と、第１の信号選択回路から同期信号
に応じて複数の位相クロック信号を発生する第１の位相
クロック発生部と、第２の信号選択回路から同期信号に
応じて複数の位相クロック信号を発生する第２の位相ク
ロック発生部とを備えるものである。

［作用］ このように複数のテスト周期発生部を設けてかつ位相
クロック信号発生部を２分割するか、或いはあらかじめ
小さい単位で複数設けて全体を構成しておき、それぞれ
独立の周期でそれぞれの位相クロック信号発生部から位
相クロック信号を発生させるようにすれば、複数のテス
ト周期発生部を同一周期で動作させることで、それぞれ
の位相クロック信号発生部の位相クロック信号をすべて
同期したクロック信号として取出すことができ、かつ複
数のテスト周期発生部を異なる周期で動作させれば、そ
れぞれの位相クロック信号発生部の位相クロック信号を
非同期状態で別個に取出すことができる。

しかも、それぞれの位相クロック発生部に対応してそ
れぞれのテスト周期発生部を選択する選択回路をそれぞ
れ設けているので、次のようなタイミング発生を行うこ
とができる。

（Ａ）第１のテスト周期発生部と第２のテスト周期発生
部の同期信号、いわゆるテスト周期を決めるレートパル
スが異なる周期になるように設定されている場合。

第１の選択回路と第２の選択回路がともに第１のテス
ト周期発生部を選択した場合には、第１のテスト周期発
生部の同期信号を基準にｎ＋ｍ個の位相クロックを発生
させることができる。ただし、ｎ個は第１の位相クロッ
ク信号発生部の位相クロックの数、ｍ個は第２の位相ク
ロック信号発生部の位相クロックの数である。

第１の選択回路と第２の選択回路がともに第２のテス
ト周期発生部を選択した場合には、第２のテスト周期発
生部の同期信号を基準にｎ＋ｍ個の位相クロックを発生
させることができる。

第１の選択回路が第１のテスト周期発生部を選択し、
第２の選択回路が第２のテスト周期発生部を選択した場
合には、第１のテスト周期発生部の同期信号を基準にｎ
個の位相クロックを発生させ、第２のテスト周期発生部
の同期信号を基準にｍ個の位相クロックを発生させるこ
とができる。

第１の選択回路が第２のテスト周期発生部を選択し、
第２の選択回路が第１のテスト周期発生部を選択した場
合には、第２のテスト周期発生部の同期信号を基準にｎ
個の位相クロックを発生させ、第１のテスト周期発生部
の同期信号を基準にｍ個の位相クロックを発生させるこ
とができる。

（Ｂ）第１のテスト周期発生部と第２のテスト周期発生
部の同期信号が同じ周期になるように設定されている場
合。

第１の選択回路が第１のテスト周期発生部を選択し、
第２の選択回路が第２のテスト周期発生部を選択した場
合には、第１のテスト周期発生部の同期信号を基準にｎ
個の前記同じ周期の位相クロックを発生させ、第２のテ
スト周期発生部の同期信号を基準にｍ個の前記同じ周期
の位相クロックを発生させることができる。ただし、ク
ロック発生系が違うので、その分多少ずれた、n,m個の
クロックを発生させることが可能である。

第１の選択回路が第２のテスト周期発生部を選択し、
第２の選択回路が第１のテスト周期発生部を選択した場
合には、第２のテスト周期発生部の同期信号を基準にｎ
個の前記同じ周期の位相クロックを発生させ、第２のテ
スト周期発生部の同期信号を基準にｍ個の前記同じ周期
の位相クロックを発生させることができる。ただし、前
記の場合とは、クロック発生系が違うので、その分前
記とは多少ずれた、n,m個のクロックを発生させること
が可能である。

このように、位相クロック信号の発生とテスト周期と
の組合せにより多種多様なテストに対応できる位相クロ
ック信号を発生させることができ、内部に多くの機能の
チップが集積され、或いは多くの機能ブロックが１チッ
プの中に集積されている半導体集積回路に適するテスタ
ーを安価に実現できる。

［実施例］ 以下、この考案の一実施例について図面を参照して詳
細に説明する。

第１図は、この考案のテスターのタイミング発生回路
を適用したICテスターにおけるタイミング部分を中心と
するブロック図である。

図において、10は、タイミング発生回路であり、テス
ト周期発生部11及びサブ・テスト周期発生部12と、これ
らテスト周期発生部11,サブ・テスト周期発生部12から
それぞれプリセットパルスを受けるマルチプレクサ13,1
4、マルチプレクサ13に接続され、マルチプレクサ13に
より選択されたテスト周期発生部11及びサブ・テスト周
期発生部12のいずれか一方のプリセットパルスを受けて
複数の位相クロック信号を発生する位相クロック発生部
15、そしてマルチプレクサ14に接続され、マルチプレク
サ14により選択されたテスト周期発生部11及びサブ・テ
スト周期発生部12のいずれか一方のプリセットパルスを
受けて複数の位相クロック信号を発生する位相クロック
発生部16とから構成されている。

ここで、テスト周期発生部11及びサブ・テスト周期発
生部12は、内部にカウンタを有していて、これらカウン
タにそれぞれその発生周期に応じたデータがセットされ
て、カウント値に対応する周期でプリセットパルスを発
生する。テスト周期発生部11及びサブ・テスト周期発生
部12は、そのためのデータを入力するデータセット入力
端子Ｄと、その他に、これらを起動するスタート／スト
ップ信号入力端子Ｓとを有していて、基準クロック信号
CKが供給れ、どちらか一方又は双方が起動される。

マルチプレクサ13,14には、テスト周期発生部11側の
プリセットパルスかサブ・テスト周期発生部12側のプリ
セットパルスかのいずれかを選択するためのセレクト端
子13a,14aに選択信号が供給されて、一方のプリセット
パルスを選択する。

位相クロック発生部15は、ｎ個の位相クロック信号に
対応するクロック１〜ｎ出力を有していて、基準クロッ
ク信号CKを受けてこれに同期したｎ個の異なる位相の位
相クロック信号を出力する。そのためにこれらクロック
１〜ｎ出力に対応して内部にｎ個のプリセットカウンタ
とｎ個のタイミングデータを記憶するレジスタとを有し
ている。同様に、位相クロック発生部16は、ｍ個の位相
クロック信号に対応するクロックｎ＋１〜ｍ出力を有し
ていて、基準クロック信号CKを受けてこれに同期したｍ
個の異なる位相の位相クロック信号を出力する。そのた
めにこれらクロックｎ＋１〜ｍ出力に対応して内部にｍ
個のプリセットカウンタとｍ個のタイミングデータを記
憶するレジスタとを有している。

このような構成からなるタイミング信号発生器10の動
作としては、マルチプレクサ13により選択されたプリセ
ットパルスを受けて位相クロック発生部15は、ｎ個のタ
イミングデータをそれぞれのレジスタから読出して、そ
れぞれの出力に対応するプリセットカウンタにセットす
る。そして基準クロック信号CKによりプリセットカウン
タにセットされたカウント値がカウントダウン（又はカ
ウントアップ）され、それがゼロ（最大カウント値）と
なるごとにパルスを発生する。その結果、各クロック１
〜ｎ出力には、タイミングデータに対応するタイミング
でかつプリセットパルスが発生する周期に対応してそれ
ぞれの位相クロック信号が発生する。

以上のことは、マルチプレクサ14により選択されたプ
リセットパルスを受ける位相クロック発生部15において
も同様である。

したがって、マルチプレクサ13,14によりテスト周期
発生部11,サブ・テスト周期発生部12のいずれかを選択
することで、それぞれ異なるテスト周期で位相パルスを
発生させることができ、かつこれら２つのテスト周期
は、それぞれデータセット入力端子Ｄに入力するデータ
により独立に設定することができる。

このように２系統のタイミング発生回路として使用す
る場合には、テスト周期発生部11及びサブ・テスト周期
発生部12には、それぞれに個々の周期情報がデータとし
てあらかじめそのカウンタにセットされることになる。
したがって、これらに同一のデータがセットされたとき
には、完全ではないが同一の周期で動作することにな
る。このことにより、種々の位相ずれのある位相クロッ
ク信号を発生させてテストを行うことができる。

一方、通常の機能テストの場合には、全く同一の位相
クロック信号を位相クロック発生部15,16から発生させ
る。このような場合には、マルチプレクサ13,14がテス
ト周期発生部11及びサブ・テスト周期発生部12にいずれ
か一方のみを共通に選択すればよく、このようにすれ
ば、共通のテスト周期発生部から同時にプリセットパル
スを受けられる。

このようにタイミング発生系統を２系統（複数）に分
割して設けることにより、位相クロック信号の発生条件
をテストに応じて変えることができ、種々の条件で組合
せて発生させることができる。その結果、多機能構成の
ICデバイスに対して種々の機能テストが可能となり、テ
スト範囲を拡大することができる。

以上説明してきたが、このようなタイミング発生回路
は、テストパターンの発生に利用することに限定される
ものではなく、例えばテストにおいて期待値を発生させ
る場合のタイミングにも利用することができ、メモリテ
スターとか、ロジックテスターをはじめ、各種のICテス
ターに適用できる。

また、実施例では、位相クロック発生部にカウンタを
それぞれ内蔵してプリセット信号によりプリセットする
ことで、各位相クロック信号を発生させているが、カウ
ンタを１つとしてカウンタと論理回路の組合せ、又はカ
ウンタを用いることなく、論理回路だけの組合せ等によ
り種々の位相クロック信号を発生させてもよい。このよ
うな場合には、プリセット信号は、各位相クロック信号
を発生ための同期を採るための同期信号であればよい。

実施例では、テスト周期発生部が２系統あるものを示
しているが、これは、２系統以上の複数系統あってもよ
いことはもちろんである。

［考案の効果］ 以上の説明から理解できるように、この考案にあって
は、複数のテスト周期発生部を設けてかつ位相クロック
信号発生部を２分割するか、或いはあらかじめ小さい単
位で複数設けて全体を構成しておき、それぞれ独立の周
期でそれぞれの位相クロック信号発生部から位相クロッ
ク信号を発生させるようにすれば、複数のテスト周期発
生部を同一周期で動作させることで、それぞれの位相ク
ロック信号発生部の位相クロック信号をすべて同期した
クロック信号として取出すことができ、かつ複数のテス
ト周期発生部を異なる周期で動作させれば、それぞれの
位相クロック信号発生部の位相クロック信号を非同期状
態で別個に取出すことができる。

しかも、切り換え回路を設けているので、位相クロッ
ク信号の発生とテスト周期との組合せにより多種多様な
テストに対応できる位相クロック信号を発生させること
ができ、内部に多くの機能のチップが集積され、或いは
多くの機能ブロックが１チップの中に集積されている半
導体集積回路に適するテスターを安価に実現できる。

【図面の簡単な説明】

第１図は、この考案のテスターのタイミング発生回路を
適用したICテスターにおけるタイミング部分を中心とす
るブロック図、第２図は、テスターのテスターパターン
発生装置の一般的なブロック図、第３図は、その動作を
説明するためのタイミングチャートである。 １……パターン発生器、３……波形フォーマッタ、４…
…タイミング発生器、６……ドライブ回路、７……ドラ
イバ、10……タイミング発生回路、11……テスト周期発
生部、12……サブ・テスト周期発生部、13.14……マル
チプレクサ、15,16……位相クロック発生部。

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】発生周期が外部から設定可能であってその
   設定された周期で周期信号をそれぞれ独自に発生する第
   １及び第２のテスト周期発生部と、第１及び第２のテス
   ト周期発生部から前記同期信号をそれぞれ受け、いずれ
   か一方の同期信号を選択する第１及び第２の信号選択回
   路と、第１の信号選択回路からの同期信号に応じて複数
   の位相クロック信号を発生する第１の位相クロック信号
   発生部と、第２の信号選択回路から同期信号に応じて複
   数の位相クロック信号を発生する第２の位相クロック信
   号発生部とを備え、前記第１の位相クロック信号発生部
   と前記第２の位相クロック発生部とが独立した個別の周
   期でそれぞれ前記複数の位相クロックを発生することを
   特徴とするテスターのタイミング発生回路。
2. 【請求項２】前記第１の位相クロック信号発生部と前記
   第２の位相クロック発生部は、それぞれタイミングデー
   タが設定されるカウンタを有し、前記タイミングデータ
   をカウントすることで前記複数の位相クロックを発生す
   るものであり、前記同期信号は、前記第１の位相クロッ
   ク信号発生部および前記第２の位相クロック発生部のそ
   れぞれのカウンタに前記タイミングデータをプリセット
   するプリセット信号とされる実用新案登録請求の範囲第
   １項記載のテスターのタイミング発生回路。