JP4119015B2 - 半導体試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、高密度ＣＭＯＳ・ＬＳＩを用いて構成し、タイミング精度が高精度で、コストが非常に安価なピン信号生成部を有する半導体試験装置に関する。
【０００２】
【従来の技術】
始めに、従来の半導体試験装置について概略を説明する。図３に半導体試験装置の基本的な構成図を示す。テストプロセッサ１はテストプログラムに従って装置全体の制御を行い、テスタ・バスにより各ユニットに制御信号を与える。パターン発生器２はＤＵＴ（被試験デバイス）９に与える印加パターンとパターン比較器７に与える期待値パターンを生成する。タイミング発生器３は装置全体のテストタイミングを取るためにタイミングパルス信号を発生して波形整形器４やコンパレータ６やパターン比較器７等に与え、テストのタイミングを取る。波形整形器４はパターン発生器２からの印加パターンを実波形のテスト信号波形に整形しドライバ５を経て、ＤＵＴ９にテスト信号を与える。
【０００３】
図３はメモリＩＣの試験例でありＤＵＴ９に試験データを書き込むときはＤＵＴ９のＲＷ端子を書込状態にし、ドライバ５をアウトプット・イネーブル（／ＯＥ）にし、スイッチをオンにし、コンパレータ６のスイッチはオフにしている。試験範囲の記憶素子への試験データの書き込みが終了すると、ドライバ５のスイッチをオフにし、ＤＵＴ９のＲＷ端子を読出状態にし、コンパレータ６をインプット・イネーブル（／ＩＥ）にしてスイッチをオンにし、応答信号を読み出す。ＤＵＴ９からの応答信号はコンパレータ６で基準電圧と比較され、その結果の論理信号をパターン比較器７に与える。パターン比較器７はコンパレータ６からの試験結果の論理パターンとパターン発生器２からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ９の良否判定を行う。期待値と不一致の不良の場合にはフェイルメモリ８に情報を与え、パターン発生器２からの不良アドレス等の情報と共に記憶させ、後に不良解析が行われる。
【０００４】
これらの動作を行わせる各信号を生成するために、パターン発生器２やタイミング発生器３や波形整形器４にはテーブルが準備されデータがメモリされている。これらのテーブルに与えるデータは、プログラマがＤＵＴ９の性能諸元を基に、テストパターンを考察してテストプログラムを作成し、テストプロセッサ１から各部に供給している。
【０００５】
タイミング発生器３にはＲＡＴＥ設定テーブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テーブルにはパターン周期（ Test Period）のデータがメモリされ、クロック設定テーブルにはドライバ波形のタイミングデータがメモリされている。これらのデータを組み合わせて複数個のグループ、例えばＴＳ１グループ、ＴＳ２グループやＴＳｎグループ等を準備して読み出し、セット信号やリセット信号のタイミングパルスを生成している。このタイミング発生器３において、設定するパターン周期は、基準クロック（Reference Clock ）の整数倍に端数を生ずることもあり、基準クロックの端数データ（Fractional Data ）は前パターン周期からの端数データと設定端数データとを加算し、加算結果の整数倍データはデジタルカウンタで遅延させ、端数データはアナログ可変遅延回路を用いて基準クロックの１／２、１／４、１／８、１／１６、…、等の分解能で精度良く遅延させてタイミングパルス信号を生成している。
【０００６】
パターン発生器２のテーブルには、ＤＵＴ９のピン１用からピンｎ用等の各ピン用の試験パターンデータが準備されている。
波形整形器４のテーブルには波形モードなどの波形設定に関するデータが準備され、パターン発生器２からの試験パターンデータとタイミング発生器３からのセット、リセットのタイミングパルス信号を用いて所定のタイミングのテスト信号を生成し、ドライバ５に供給している。
【０００７】
ところで、半導体ＩＣの発展はめざましく、益々高度に集積化され、最近のＬＳＩ（大規模集積回路）では組合せ回路と記憶素子が複雑な順序回路で構成されるＬＳＩも出てきた。これらの複雑なＬＳＩをテストするために、半導体試験装置も発展している。従来のシェアード・リソース・テスタ(Shared Resource Tester)からパーピン・リソース・テスタ( Per-pin Resource Tester)という高度なテスタも現れている。シェアード・テスタとかパーピン・テスタともいう。ここで、シェアード・テスタとはタイミング発生器、リファレンス電圧等の複数のリソースを全てのテスタ・ピンで共有しているテスタのことをいい、パーピン・テスタとはＤＵＴ９に印加するテスト・パラメータがＤＵＴ９の各ピン独立に設定できる機能を持つテスタをいう。パーピン・テスタはテスト・パラメータをＤＵＴ９の各ピン共通に使用するシェアード・テスタに比べ、複雑なテスト・パターン及びタイミング等の自由度の高い条件の発生が可能なために、高度化するＬＳＩのテストに向いている。
【０００８】
そこでパーピン・テスタでは、図３に示すタイミング発生器３と波形整形器４とをＤＵＴ９の各ピン毎にまとめて割り当てている。そして、この各ピン対応のタイミング発生器３と波形整形器４等をまとめたピン信号生成部分と、パターン比較器７、キャリブレーションユニットをまとめたものを各ピンに割り付けている。
【０００９】
この発明は、高精度のタイミングで低コストのピン信号生成部分に関する。
図４に従来のシェアード・テスタのピン信号生成部分の構成図を、図５にパーピン・テスタのピン信号生成部分の構成図を示す。共に、ＣＭＯＳ・ＬＳＩで構成されている。先ず、図４から説明する。
周期発生部１０はテストプログラムに基づいたテスト周期の論理データと高精度のクロック信号を生成して保持し、遅延発生部１１に与えている。
遅延発生部１１はそれぞれ複数のＡクロック発生器、Ｂクロック発生器、Ｃクロック発生器や、ドライバ３３のアウトプット・イネーブル（／ＯＥ）信号を生成する複数のドライバ・イネーブル・リーディング（ driver enable leading：以下「 dre-l」と表記する）パルス発生器とドライバ・イネーブル・トレイリング（driver enable trailing：以下「 dre-t」と表記する）パルス発生器があり、周期発生部１０からの高精度クロック信号と論理データを基にそれぞれのクロックを生成し、クロック分配部（ Clock Distributor）１２に伝送する。
クロック分配部１２は遅延発生部１１からの多数のクロック信号をそれぞれバッファＩＣで受けて、複数のピン信号生成部１３ｉに分配する。
【００１０】
ピン信号生成部１３にはクロック分配部１２からの複数のＡクロック群、Ｂクロック群、Ｃクロック群からそれぞれ１クロックを選択するそれぞれのセレクタと、ドライバ・イネーブルクロック群からドライバ・イネーブルクロックを選択するドライバ・イネーブルセレクタと、ＰＧ２からの印加パターンと波形モードレジスタ２５から波形モードデータを受けて試験パターン信号を出力する波形制御回路２６がある。波形制御回路２６からの試験パターン信号はアンド回路でクロック・セレクタからのクロックと論理積をとり、テスト信号の前縁と後縁を決めるタイミング・パルスを出力する。タイミング・パルスはスキュー・アジャスト用の可変遅延回路（ＶＤ）を経て、ＲＳフリップフロップ３１又はＲＳフリップフロップ３２のセット端子もしくはリセット端子に送られて、タイミングがとれたテスト信号の波形を生成する。
【００１１】
ＲＳフリップフロップ３１からの出力波形はドライバ３３に与えられ、ＤＵＴ９に適する電圧のテスト信号にしてＤＵＴ９に与えられる。ＲＳフリップフロップ３２からの出力信号はドライバ３３のアウトプット・イネーブル（／ＯＥ）端子に送られてドライバ３３の出力をオン・オフする。
波形制御回路２６から出力されるＰｓ、Ｐｒ、Ｐds、Ｐdrの各信号は、ＲＳフリップフロップ３１及び３２の初期値を固定するための信号である。
【００１２】
パーピン・テスタでのピン信号生成部分を図５に示す。図中、２０、２０ｉをこの明細書ではパルス波形発生器（Pulse Wave Generator：以下「ＰＷＧ」という）ということにする。ＰＷＧ２０はＤＵＴ９の各ピン毎に準備されている。そして、それぞれのＰＷＧ２０にセット・クロック発生器２１、リセット・クロック発生器２２、 dre-lパルス発生器２３、 dre-tパルス発生器２４を備えている。従って、周期発生部１０からは論理データのみを受信して、それぞれがクロック信号を生成する。つまり、それぞれがクロック・パルス発生器となっており、４つのタイミング・エッジ（ＴＥ）を生成している。このクロック・パルスを用いるのでスキュー・アジャスト用の可変遅延回路は不用である。
【００１３】
前述したように、ピン信号生成部１３もＰＷＧ２０も共にＣＭＯＳ・ＬＳＩで構成されている。ＣＭＯＳ・ＬＳＩでは動作周波数や温度や電圧の変動でタイミング・パルスの遅延時間が変動し、タイミングの精度が悪化する。タイミング精度は、タイミング・パルスの半導体素子内での通過時間と温度変動と電圧変動との積に関連している。この精度面ではパーピン・テスタのＰＷＧ２０が良く、シェアード・テスタのピン信号生成部１３は良くない。パーピン・テスタでは、高精度のクロック・パルスが通過する半導体素子の通過時間が短いためである。逆に、コスト面ではパーピン・テスタの周期発生部１０を含むパーピンＴＧで、シェアードＴＧより２倍弱の高価になる。これらの比較表を表１に示す。
【００１４】
【表１】

【００１５】
表１に示しているように、パーピンＴＧでのタイミング精度悪化をもたらす箇所はクロック・パルス発生器の１箇所のみである。それに比べてシェアードＴＧでは最低で、▲１▼周期発生部での高精度クロック発生器、▲２▼遅延発生部でのクロック・パルス発生器、▲３▼クロック分配器、▲４▼クロック・セレクタ、▲５▼可変遅延回路、と５箇所はある。
【００１６】
【発明が解決しようとする課題】
ところで、ＰＷＧ２０やピン信号生成部１３を構成するＣＭＯＳ・ＬＳＩの集積密度は益々向上し、例えば、線幅 0.35μmのＣＭＯＳ・ＬＳＩを用いて設計すると、１つのＬＳＩに８ピン分のＰＷＧ２０を構成できるようになってきた。つまり、３２程度のＴＥ（タイミング・エッジ）を生成する構成を、１つのＬＳＩでできるようになってきた。
【００１７】
この発明は微細線幅のＣＭＯＳ・ＬＳＩを用いて、例えば３２のタイミング・エッジＴＥを生成するように構成し、タイミング精度は従来のパーピン・テスタ並にし、コストは従来のシェアード・テスタと同等かそれ以下にした新しい半導体試験装置を提供することを目的とする。
【００１８】
また、汎用メモリＩＣを測定する半導体試験装置においては、一般的にＩＯポートは一種類のため、ＩＯポートの制御信号となるＤＲＥは一種類でよい。このため、アウトプット・イネーブル信号の生成部をドライバ・ピン毎に持たずにＬＳＩ内の全ドライバ・ピンで共用にしてコストメリットを出すことを本発明は目的としている。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明はテスト信号の生成にはパーピン・テスタの構成を採用し、ＤＵＴの各ピン毎に１対のセット・クロック発生器とリセット・クロック発生器とＲＳフリップフロップとドライバを割り当てて、タイミング精度を従来のパーピン・テスタ並の高精度を維持する。
【００２０】
一方、ドライバの／ＯＥ端子に与えるアウトプット・イネーブル（／ＯＥ）信号を生成する１対の dre-lパルス発生器と dre-tパルス発生器は最小限の個数にして、例えば１対のみにして、同一ＬＳＩ内の全てのドライバに共用させることにする。汎用メモリでは一般的にＩ／Ｏポート群は１系統であり、当該ＤＵＴを測定する半導体メモリ試験装置では、／ＯＥ信号は全く同一であるので、特に有効である。ＲＳフリップフロップは共用してもよいが、各ドライバ毎に専用のものを用いて、それぞれに可変遅延回路でタイミングを調整すると、より各チャンネル毎の位相精度の向上した／ＯＥ信号が生成できる。
【００２１】
そこで、１つのＣＭＯＳ・ＬＳＩに３２のタイミング・エッジ（ＴＥ）の生成する構成とすると、従来構成ではＤＵＴの１ピンに４ＴＥを用いていたので８ピン分が組み込める。この発明の構成を行うと、２ＴＥを／ＯＥ信号の生成用に用いて、３０ＴＥで１５ピン分のテスト信号を生成することができる。つまり、タイミング精度は従来のパーピン・テスタ並に、コストは約１／２．５で済むようになる。
【００２２】
次に、この発明の構成を述べる。第１発明は次の構成である。半導体試験装置のパルス波形発生器であって、周期発生部からの論理データを受けて、試験パターン信号のタイミング・パルスを発生する１対のセット・クロック発生器とリセット・クロック発生器とのタイミング・パルスでもって波形制御回路からの試験パターン信号のタイミングをとり、ＲＳフリップフロップに与えてテスト信号の波形を生成し専用のドライバに与える、複数個のテスト信号波形整形器と、周期発生部からの論理データを受けて、複数のドライバのアウトプット・イネーブル（／ＯＥ）信号のタイミング・パルスを発生する１対のドライバ・イネーブル・リーディング・パルス発生器とドライバ・イネーブル・トレイリング・パルス発生器とのそれぞれのタイミング・パルスをＲＳフリップフロップに与えてアウトプット・イネーブル（／ＯＥ）信号の波形を生成する１個の／ＯＥ信号波形整形器と、それぞれのドライバに対応して設けられ、アウトプット・イネーブル（／ＯＥ）信号の遅延時間を調整してドライバの／ＯＥ端子に与える複数個の可変遅延回路と、を有するパルス波形発生器を具備する半導体試験装置である。
【００２３】
第２発明は、第１発明の／ＯＥ信号を個々のチャンネルで微調ができるようにして、各チャンネル毎の位相精度向上を得るためのものである。つまり、／ＯＥ信号波形整形器は、アウトプット・イネーブル（／ＯＥ）信号を与えるドライバ毎に設けられるＲＳフリップフロップと、上記ＲＳフリップフロップを駆動するドライバ・イネーブル・リーディング・パルス信号及びドライバ・イネーブル・トレイリング・パルス信号のそれぞれの出力信号の遅延時間を調整する可変遅延回路と、を有する。
【００２４】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図面を参照して説明する。図１に本発明の一実施例の構成図を、図２に他の実施例の構成図を示す。図４、図５と同一部分には同一符号を付す。先ず、図１について説明する。
【００２５】
図１のＰＷＧ４０ｉには、試験パターン信号のタイミング・パルスを発生する１対のセット・クロック発生器２１とリセット・クロック発生器２２と、それぞれのタイミング・パルスで波形制御回路２６からの試験パターン信号のタイミングをとるアンド回路２７及び２８と、タイミングをとった試験パターン信号で駆動するＲＳフリップフロップ３１とから成るテスト信号波形整形器３５が複数個のｎ個配列されている。そして、複数個のテスト信号波形整形器３５から出力するテスト信号を専用のドライバ３３に与えて、ドライバ３３の出力信号はＤＵＴに送られている。つまり、従来のパーピン・テスタのテスト信号波形整形器を複数個配列している。
【００２６】
一方、アウトプット・イネーブル信号のタイミング・パルスを発生するドライバ・イネーブル・リーディング・パルス発生器２３とドライバ・イネーブル・トレイリング・パルス発生器２４は１対のみであり、それにＲＳフリップフロップ３２とから成る／ＯＥ波形整形器３６が１個ある。この１個の／ＯＥ波形整形器３６から出力する／ＯＥ信号でもってＬＳＩ内の全てのドライバ３３ｉの／ＯＥ端子を制御している。
その他の構成及び動作は、従来のパーピン・テスタと同様である。
【００２７】
図２は、／ＯＥ信号を生成するＲＳフリップフロップ３２をそれぞれのドライバ３３ｉに専属して配置したものである。その他は図１とほぼ同じである。
この発明で構成したものと、従来のパーピン・テスタ方式で構成したものと、シェアード・テスタで構成したものとの比較表を表２に示している。この発明の構造は従来のパーピン・テスタ方式よりやや複雑になるが、精度はほぼ同じで、ＤＵＴ１ピン当たりのコストは最も低価である。
【００２８】
【表２】

【００２９】
【発明の効果】
以上詳細に説明したように、この発明で構成される高密度ＣＭＯＳ・ＬＳＩでのパルス波形発生器４０ｉは、表２に示す比較表のように、次のような効果をもたらす。
▲１▼従来のパーピンＴＧ方式で構成すると１つのＬＳＩで８ピン分のテスト信号波形整形器３５しかできなかったが、本発明では１５ピン分のテスト信号波形整形器３５が構成できる。
▲２▼従って、ＤＵＴの１ピン当たりのコストは、従来のパーピンＴＧ方式の約１／２．５と非常に安価でありシェアードＴＧの約８割程度と最も安価である。
【００３０】
▲３▼構造は従来のパーピンＴＧ方式よりやや複雑であるが、シェアードＴＧよりはシンプルである。
▲４▼タイミング精度は、テスト信号用のセット・リセットのタイミング・パルスは従来のパーピンＴＧ方式並であるが、／ＯＥ信号用の dre-l及び dre-rのタイミング・パルスは悪くなる。それでもシェアードＴＧ方式の２／５以下であり、高精度が保てる。
【００３１】
このように、この発明のパルス波形発生器は高精度でありながら、コストはシェアードＴＧ方式よりも安価であり、構造もシェアードＴＧ方式よりシンプルであるので、実用に際してその技術的、経済的効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】本発明の他の実施例の構成図である。
【図３】半導体試験装置の基本的な構成図である。
【図４】従来のシェアード・テスタのピン信号生成部分の構成図である。
【図５】従来のパーピン・テスタのピン信号生成部分の構成図である。
【符号の説明】
１ テストプロセッサ
２ パターン発生器
３ タイミング発生器
４ 波形整形器
５ ドライバ
６ コンパレータ
７ パターン比較器
８ フェイルメモリ
９ ＤＵＴ（被試験デバイス）
１０ 周期発生部
１１ 遅延発生部
１２ クロック分配部（Clock Distributor）
１３、１３ｉ ピン信号生成部
１４ Ａクロック・セレクタ（A Clok Selector）
１５ Ｂクロック・セレクタ（B Clok Selector）
１６ Ｃクロック・セレクタ（C Clok Selector）
１７ ｄｒｅ・セレクタ
２０、２０ｉ パルス波形発生器（Pulse Wave Generator）
２１、２１ｉ セット・クロック発生器
２２、２２ｉ リセット・クロック発生器
２３ ドライバ・イネーブル・リーディング（dre-ｌ）パルス発生器
２４ ドライバ・イネーブル・トレイリング（dre-ｔ）パルス発生器
２５ 波形モード・レジスタ
２６ 波形制御回路
２７、２７ｉ、２８、２８ｉ、２９、３０ アンド回路
３１、３１ｉ、３２、 ＲＳフリップフロップ
３３、３３ｉ ドライバ
３５、３５ｉ テスト信号波形整形器
３６ ／ＯＥ信号波形整形器
４０、４０ｉ パルス波形発生器（Pulse Wave Generator）
ＶＤ 可変遅延回路

Claims (2)

1. 半導体試験装置のパルス波形発生器において、周期発生部（１０）からの論理データを受けて、試験パターン信号のタイミング・パルスを発生する１対のセット・クロック発生器（２１）とリセット・クロック発生器（２２）とのそれぞれのタイミング・パルスでもって波形制御回路（２６）からの試験パターン信号のタイミングをとり、ＲＳフリップフロップ（３１）に与えてテスト信号の波形を生成し対応するドライバ（３３）に与える、複数個のテスト信号波形整形器（３５ｉ）と、
   周期発生部（１０）からの論理データを受けて、複数のドライバ（３３ｉ）のアウトプット・イネーブル（／ＯＥ）信号のタイミング・パルスを発生する１対のドライバ・イネーブル・リーディング・パルス発生器（２３）とドライバ・イネーブル・トレイリング・パルス発生器（２４）とのそれぞれのタイミング・パルスをＲＳフリップフロップ（３２）に与えてアウトプット・イネーブル（／ＯＥ）信号の波形を生成する１個の／ＯＥ信号波形整形器（３６）と、
   それぞれのドライバ（３３ｉ）に対応して設けられ、アウトプット・イネーブル（／ＯＥ）信号の遅延時間を調整してドライバ（３３ｉ）の／ＯＥ端子に与える複数個の可変遅延回路（ＶＤ）と、
   を有するパルス波形発生器（４０ｉ）を具備することを特徴とする半導体試験装置。
2. 半導体試験装置のパルス波形発生器において、周期発生部（１０）からの論理データを受けて、試験パターン信号のタイミング・パルスを発生する１対のセット・クロック発生器（２１）とリセット・クロック発生器（２２）とのそれぞれのタイミング・パルスでもって波形制御回路（２６）からの試験パターン信号のタイミングをとり、ＲＳフリップフロップ（３１）に与えてテスト信号の波形を生成し対応するドライバ（３３）に与える、複数個のテスト信号波形整形器（３５ｉ）と、
   周期発生部（１０）からの論理データを受けて、ドライバ・イネーブル・リーディング・パルス信号及びドライバ・イネーブル・トレイリング・パルス信号を発生する１対のドライバ・イネーブル・リーディング・パルス発生器（２３）とドライバ・イネーブル・トレイリング・パルス発生器（２４）、該ドライバ・イネーブル・リーディング・パルス信号及び該ドライバ・イネーブル・トレイリング・パルス信号のそれぞれの遅延時間を調整する可変遅延回路（ＶＤ）、および、複数のドライバ（３３ｉ）毎に設けられ、該ドライバ・イネーブル・リーディング・パルス信号及び該ドライバ・イネーブル・トレイリング・パルス信号により駆動されて、対応するドライバ（３３ｉ）にアウトプット・イネーブル（／ＯＥ）信号を与えるＲＳフリップフロップ（３２ｉ）、を含む１個の／ＯＥ信号波形整形器（３６）と、
   を有するパルス波形発生器（４０ｉ）を具備することを特徴とする半導体試験装置。

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