JP4811244B2 - 半導体試験装置 - Google Patents
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この発明によると、タイミング発生部から出力されたタイミング信号は、遅延部の同期遅延部において基準クロックの周期を単位とした時間遅延させられるとともに、遅延部の非同期遅延部において基準クロックとは非同期に基準クロックの周期よりも短い時間だけ遅延された後に試験部に入力される。入力されたタイミング信号とパターン発生部から出力されたパターンとを用いて、試験部において被試験デバイスの試験が行われる。
また、本発明の半導体試験装置は、前記タイミング信号の立ち上がりタイミングを調整するための第1遅延部(13a〜13n、53a〜53n)と、前記タイミング信号の立ち下がりタイミングを調整するための第2遅延部(14a〜14n、54a〜54n)とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記試験部並びに前記第1遅延部及び前記第2遅延部が複数設けられており、前記第1遅延部及び前記第2遅延部の各々における遅延量はそれぞれ個別に設定可能であることを特徴としている。
また、本発明の半導体試験装置は、前記パターン発生部が、前記被試験デバイスに印加するアドレス信号のためのアドレスパターン、前記被試験デバイスに印加する試験信号のための試験パターン、及び前記被試験デバイスから出力される信号に基づいてパス/フェイルを判定するための期待パターンの少なくとも一つを前記パターンとして発生することを特徴としている。
また、本発明の半導体試験装置は、前記タイミング発生部が、前記被試験デバイスに対するアドレス信号及び試験信号の少なくとも一方の印加タイミングを規定する第1タイミング信号と、前記被試験デバイスから出力される信号に基づいたパス/フェイルの判定タイミングを規定する第2タイミング信号との少なくとも一方を前記タイミング信号として発生することを特徴としている。
また、本発明の半導体試験装置は、前記試験部が、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスに印加するアドレス信号及び試験信号の少なくとも一方を生成することを特徴としている。
更に、本発明の半導体試験装置は、前記試験部が、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスから出力される信号のパス/フェイルを判定することを特徴としている。
11 パターン発生部
12 タイミング発生部
13a〜13n デスキュー部
14a〜14n デスキュー部
15a〜15n フォーマットコントロール部
20a 同期遅延回路
20b 非同期遅延回路
21〜23 Dフリップフロップ
24 セレクタ
25 Dフリップフロップ
26 セレクタ
27 レジスタ
40a〜40n DUT
53a〜53n デスキュー部
54a〜54n デスキュー部
60a 同期遅延回路
60b 非同期遅延回路
60c 補助非同期遅延回路
A1 アドレスパターン
F0 基準クロック
T1 タイミング信号
Claims (7)
- 被試験デバイスの試験に用いるパターンを発生するパターン発生部と、基準クロックに同期して動作して前記被試験デバイスの試験タイミングを規定するタイミング信号を発生するタイミング発生部と、前記パターン及び前記タイミング信号を用いて前記被試験デバイスの試験を行う試験部とを備える半導体試験装置において、
前記基準クロックの周期を単位として前記タイミング信号を遅延させる同期遅延回路と、前記基準クロックとは非同期に前記基準クロックの周期よりも短い時間だけ前記タイミング信号を遅延させる非同期遅延回路とを有する遅延部を備えており、
前記同期遅延回路は、前記同期遅延回路における遅延時間を示す情報を記憶するレジスタと、
前記タイミング信号を入力として前記基準クロックに同期して動作する縦続接続された複数のDフリップフロップからなるフリップフロップ群と、
前記レジスタに記憶された情報に応じて、前記フリップフロップ群をなす各々のDフリップフロップの出力のうちの何れか一つを選択する第1セレクタと、
前記基準クロックとは非同期に、前記第1セレクタの出力を最大で前記基準クロックの1周期の時間だけ遅延させる補助非同期遅延回路と
を備える
ことを特徴とする半導体試験装置。 - 前記タイミング信号の立ち上がりタイミングを調整するための第1遅延部と、
前記タイミング信号の立ち下がりタイミングを調整するための第2遅延部と
を備えることを特徴とする請求項1記載の半導体試験装置。 - 前記試験部並びに前記第1遅延部及び前記第2遅延部は複数設けられており、前記第1遅延部及び前記第2遅延部の各々における遅延量はそれぞれ個別に設定可能であることを特徴とする請求項2記載の半導体試験装置。
- 前記パターン発生部は、前記被試験デバイスに印加するアドレス信号のためのアドレスパターン、前記被試験デバイスに印加する試験信号のための試験パターン、及び前記被試験デバイスから出力される信号に基づいてパス/フェイルを判定するための期待パターンの少なくとも一つを前記パターンとして発生することを特徴とする請求項1から請求項3の何れか一項に記載の半導体試験装置。
- 前記タイミング発生部は、前記被試験デバイスに対するアドレス信号及び試験信号の少なくとも一方の印加タイミングを規定する第1タイミング信号と、前記被試験デバイスから出力される信号に基づいたパス/フェイルの判定タイミングを規定する第2タイミング信号との少なくとも一方を前記タイミング信号として発生することを特徴とする請求項1から請求項4の何れか一項に記載の半導体試験装置。
- 前記試験部は、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスに印加するアドレス信号及び試験信号の少なくとも一方を生成することを特徴とする請求項1から請求項5の何れか一項に記載の半導体試験装置。
- 前記試験部は、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスから出力される信号のパス/フェイルを判定することを特徴とする請求項6記載の半導体試験装置。
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JP2006318819A JP4811244B2 (ja) | 2006-11-27 | 2006-11-27 | 半導体試験装置 |
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JP2006318819A JP4811244B2 (ja) | 2006-11-27 | 2006-11-27 | 半導体試験装置 |
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JP2008134090A JP2008134090A (ja) | 2008-06-12 |
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JP2006318819A Active JP4811244B2 (ja) | 2006-11-27 | 2006-11-27 | 半導体試験装置 |
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JP3633988B2 (ja) * | 1994-09-19 | 2005-03-30 | 株式会社アドバンテスト | 半導体ic試験装置のタイミングエッジ生成回路 |
JP4119015B2 (ja) * | 1998-03-06 | 2008-07-16 | 株式会社アドバンテスト | 半導体試験装置 |
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2006
- 2006-11-27 JP JP2006318819A patent/JP4811244B2/ja active Active
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