JP4320733B2 - 半導体試験装置 - Google Patents
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Description
本発明は半導体試験装置に関し、詳しくは、測定対象半導体（以下ＤＵＴという）に供給する試験信号のタイミング関係を高精度に調整するためのタイミング校正回路の改良に関するものである。
特許文献１には、ＤＵＴに印加する差動信号として、より高精度のタイミング制御が可能な信号を発生する装置の構成が開示されている。
ＤＵＴには、差動信号入力ピンとシングル信号入力ピンとを有するものがある。図２はこのようなＤＵＴの試験における接続概念図である。ＤＵＴ１００の各差動信号入力ピンとシングル信号入力ピンには、半導体試験装置２００のパターン信号発生器２１０から、それぞれ可変遅延回路２２０および差動ピンドライバ２３０またはシングルピンドライバ２４０を介して、試験のための差動信号とシングル信号が入力される。
このとき、半導体試験装置２００は、これらＤＵＴ１００の差動信号入力ピンとシングル信号入力ピンに印加する差動信号とシングル信号のタイミングがストローブ信号のタイミングに合わせて最適な時間関係になるように、各信号系統に設けられている可変遅延回路２２０の遅延量を高精度に調整制御しておく必要がある。
そこで、図３に示すように、ＤＵＴ１００の代わりにタイミング校正回路３００を接続して、可変遅延回路２２０の遅延量の調整制御を行う。図３において、半導体試験装置２００のパターン信号発生器２１０から、それぞれ可変遅延回路２２０を介して差動ピンドライバ２３０またはシングルピンドライバ２４０に差動信号またはシングル信号が入力される。差動ピンドライバ２３０の正極性出力端子から出力される複数ｎ系統の正極性差動信号はリレートーナメント３０１を介してアナログコンパレータ３０２の一方の入力端子に入力され、差動ピンドライバ２３０の負極性出力端子から出力される複数ｎ系統の負極性差動信号はリレートーナメント３０３を介してアナログコンパレータ３０２の他方の入力端子に入力される。シングルピンドライバ２４０から出力される複数ｍ系統のシングル信号は、リレートーナメント３０４を介してアナログコンパレータ３０５の一方の入力端子に入力されている。アナログコンパレータ３０５の他方の入力端子には、基準電圧が入力されている。
アナログコンパレータ３０２の出力信号はマルチプレクサ３０６の一方の入力端子に入力され、アナログコンパレータ３０５の出力信号はマルチプレクサ３０６の他方の入力端子に入力されている。
マルチプレクサ３０６は、図示しない制御信号により、アナログコンパレータ３０２と３０５のいずれかの出力信号を選択してフリップフロップ３０７に出力するように切換制御されるものであり、差動信号を出力する場合はアナログコンパレータ３０２の出力信号が選択され、シングル信号を出力する場合はアナログコンパレータ３０５の出力信号が選択される。
マルチプレクサ３０６の出力信号はストローブ信号によりラッチするフリップフロップ３０７を介してデジタルコンパレータ３０８の一方の入力端子に入力されている。デジタルコンパレータ３０８の他方の入力端子には、パターン信号発生器２１０から出力される期待値信号が入力される。このデジタルコンパレータ３０８は、フリップフロップ３０７でラッチされたマルチプレクサ３０６の出力信号に対する判定値を出力する。
このような構成において、ストローブ信号によりフリップフロップ３０７にラッチするタイミングでデジタルコンパレータ３０８の判定値が反転するように、各信号系統に設けられている可変遅延回路２２０の遅延量をそれぞれ調整する。
図４は差動信号の場合における遅延量の調整を説明するタイミングチャートであり、（ａ）は可変遅延回路２１０の遅延量を設定するためのデータ列の変化を示し、（ｂ）はアナログコンパレータ３０２または３０５の出力を示し、（ｃ）はフリップフロップ３０７に入力されるストローブ信号を示し、（ｃ）はフリップフロップ３０７に入力されるストローブ信号を示し、（ｄ）はフリップフロップ３０７の出力を示し、（ｅ）はデジタルコンパレータ３０８の判定値出力を示している。リレートーナメント３０１，３０３で差動信号１ピンを選択し、マルチプレクサ３０６でアナログコンパレータ３０２の出力を選択する。そして、差動信号１ピン系統の可変遅延回路２２０の遅延量を設定するためのデータを、Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ｆ→Ｇ→Ｈの順に変えていく。可変遅延回路２１０の遅延量設定値の変化に応じてアナログコンパレータ３０２の出力タイミングも変化し、アナログコンパレータ３０２の出力はストローブ信号でフリップフロップ３０７にラッチされる。フリップフロップ３０７にラッチされたアナログコンパレータ３０２の出力は、デジタルコンパレータ３０８で期待値と比較される。ここで、期待値を例えばＬｏｗとすると、遅延量設定値がＦの時に判定値がＦａｉｌからＰａｓｓに変化しているので、差動信号１ピン系統の可変遅延回路２１０の遅延量校正結果はＦとなる。
このような一連の遅延量設定調整を、差動信号の１ピン系統からｎピン系統までと、シングル信号の１００１ピン系統からｍピン系統までについて行うことで、半導体試験装置２００のタイミング調整が行える。
しかし、図３の回路構成では、２個のアナログコンパレータ３０２と３０５を用いていることから、これら２個のアナログコンパレータ間の特性のばらつきに起因するタイミングスキューを含んだ状態でタイミング調整を行わなければならず、調整工数がかかってしまう。
また、部品点数が増加して構成が複雑になるとともに、コスト高になるという問題もある。
また、部品点数が増加して構成が複雑になるとともに、コスト高になるという問題もある。
本発明は、このような従来の問題点を解決するものであり、その目的は、１個のアナログコンパレータを有するタイミング校正手段を用いてタイミング校正が行える半導体試験装置を提供することにある。
このような課題を達成するために、本発明のうち請求項１記載の発明は、
試験信号として正負極性の差動信号とシングル信号をＤＵＴに印加する半導体試験装置において、
これら試験信号のタイミング校正手段として、
差動信号のクロスポイント検出およびシングル信号と基準電圧との比較を行う共通のアナログコンパレータと、
互いに連動して切換制御されることにより前記差動信号とシングル信号を選択する２個の選択回路を具備し、
前記差動信号選択にあたっては一方の選択回路から正極性差動信号が選択出力されて他方の選択回路から負極性差動信号が選択出力され、
前記シングル信号選択にあたっては一方の選択回路からシングル信号が選択出力されて他方の選択回路から基準電圧が選択出力されることを特徴とする。
試験信号として正負極性の差動信号とシングル信号をＤＵＴに印加する半導体試験装置において、
これら試験信号のタイミング校正手段として、
差動信号のクロスポイント検出およびシングル信号と基準電圧との比較を行う共通のアナログコンパレータと、
互いに連動して切換制御されることにより前記差動信号とシングル信号を選択する２個の選択回路を具備し、
前記差動信号選択にあたっては一方の選択回路から正極性差動信号が選択出力されて他方の選択回路から負極性差動信号が選択出力され、
前記シングル信号選択にあたっては一方の選択回路からシングル信号が選択出力されて他方の選択回路から基準電圧が選択出力されることを特徴とする。
本発明によれば、１個のアナログコンパレータの出力に基づいて、ＤＵＴに印加する試験信号のタイミング校正が行える。
以下、本発明を図面を用いて詳細に説明する。図１は本発明に基づくタイミング校正回路の具体例を示すブロック図であって、図３と共通する部分には同一符号を付けている。図１において、第１のマルチプレクサ３０９の一方の入力端子にはパターン信号発生器２１０から出力される複数ｎ系統の正極性差動信号がリレートーナメント３０１を介して入力され、他方の入力端子にはパターン信号発生器２１０から出力される複数ｍ系統のシングル信号がリレートーナメント３０４を介して入力されている。
第２のマルチプレクサ３１０の一方の入力端子にはパターン信号発生器から出力される複数ｎ系統の負極性差動信号がリレートーナメント３０３を介して入力され、他方の入力端子には基準電圧が入力されている。
これらマルチプレクサ３０９と３１０は、図示しない制御信号により、互いに連動して切換制御されるものである。すなわち、差動信号を出力する場合はマルチプレクサ３０９から正極性差動信号が選択出力されてマルチプレクサ３１０から負極性差動信号が選択出力され、シングル信号を出力する場合はマルチプレクサ３０９からシングル信号が選択出力されてマルチプレクサ３１０から基準電圧が選択出力される。なお、これらマルチプレクサ３０９と３１０は、例えばリレー選択回路として構成されたものを用いる。
アナログコンパレータ３１１の一方の入力端子にはマルチプレクサ３０９の出力信号が入力され、他方の入力端子にはマルチプレクサ３１０の出力信号が入力されている。
アナログコンパレータ３１１の出力信号はストローブ信号によりラッチするフリップフロップ３０７を介してデジタルコンパレータ３０８の一方の入力端子に入力されている。
デジタルコンパレータ３０８の他方の入力端子にはパターン信号発生器２１０から出力される期待値信号が入力されている。このデジタルコンパレータ３０８は、フリップフロップ３０７でラッチされたアナログコンパレータ３１１の出力信号に対する判定値を出力する。
このような構成において、図３の構成と同様な図４に示す遅延量の調整を説明するタイミングチャートに基づき、ストローブ信号によりフリップフロップ３０７にラッチするタイミングでデジタルコンパレータ３０８の判定値が反転するように、半導体試験装置２００の各信号系統に設けられている可変遅延回路２２０の遅延量を調整する。
ここで、アナログコンパレータ３１１に入力する前に、マルチプレクサ３０９と３１０により差動信号とシングル信号を選択しているので、アナログコンパレータは３１１のみの１個でよく、従来のような２個のアナログコンパレータ間のバラツキに起因するタイミングスキューを排除でき、効率よく信号間のタイミング調整が行える。
また、従来よりも安価な構成でタイミング校正回路を実現でき、半導体試験装置のコスト低減にも有益である。
１００ ＤＵＴ
２００ 半導体試験装置
２１０ パターン信号発生器
２２０ 可変遅延回路
２３０ 差動ピンドライバ
２４０ シングルピンドライバ
３００ タイミング校正回路
３０１ 正極性差動信号リレートーナメント
３０２，３０５，３１１ アナログコンパレータ
３０３ 負極性差動信号リレートーナメント
３０４ シングルリレートーナメント
３０７ フリップフロップ
３０８ デジタルコンパレータ
３０６，３０９，３１０ マルチプレクサ
２００ 半導体試験装置
２１０ パターン信号発生器
２２０ 可変遅延回路
２３０ 差動ピンドライバ
２４０ シングルピンドライバ
３００ タイミング校正回路
３０１ 正極性差動信号リレートーナメント
３０２，３０５，３１１ アナログコンパレータ
３０３ 負極性差動信号リレートーナメント
３０４ シングルリレートーナメント
３０７ フリップフロップ
３０８ デジタルコンパレータ
３０６，３０９，３１０ マルチプレクサ
Claims (1)
- 試験信号として正負極性の差動信号とシングル信号をＤＵＴに印加する半導体試験装置において、
これら試験信号のタイミング校正手段として、
差動信号のクロスポイント検出およびシングル信号と基準電圧との比較を行う共通のアナログコンパレータと、
互いに連動して切換制御されることにより前記差動信号とシングル信号を選択する２個の選択回路を具備し、
前記差動信号選択にあたっては一方の選択回路から正極性差動信号が選択出力されて他方の選択回路から負極性差動信号が選択出力され、
前記シングル信号選択にあたっては一方の選択回路からシングル信号が選択出力されて他方の選択回路から基準電圧が選択出力されることを特徴とする半導体試験装置。
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