JP4730184B2

JP4730184B2 - テストシステム

Info

Publication number: JP4730184B2
Application number: JP2006113291A
Authority: JP
Inventors: 清明小山
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-04-17
Filing date: 2006-04-17
Publication date: 2011-07-20
Anticipated expiration: 2026-04-17
Also published as: JP2007285866A

Description

本発明は、ＩＣテスタにより、ＴＭＤＳ(Transition Minimized Differential Signal)信号を入力する被試験対象を試験するテストシステムに関し、ダイナミック特性試験が行えるテストシステムに関するものである。

近年、デジタルテレビには、ＴＭＤＳを用いたＨＤＭＩ（High Definition Multimedia Interface）が使用されるようになってきた。ＴＭＤＳ信号は高速な差動信号であるため、ＩＣテスタでは直接試験することができず、例えば下記特許文献１等に示すように、ＩＣテスタが、ＨＤＭＩトランスミッタを介して、被試験対象であるＨＤＭＩレシーバの試験を行っていた。このような装置を図４に示し説明する。

特開２００２−４８８４３号公報

図４において、ＩＣテスタ１は、ドライバ、コンパレータ等を有し、試験信号を出力する。ＨＤＭＩトランスミッタ２は、パラレル／シリアル変換器２１、差動送信部２２等からなり、ＩＣテスタ１からの出力（パラレル信号）を入力し、ＴＭＤＳ信号を出力する。パラレル／シリアル変換器２１は、ＩＣテスタ１からのパラレルデータをシリアルデータに変換する。差動送信部２２は、パラレル／シリアル変換器２１からのシリアルデータを、ＴＭＤＳ信号として出力する。被試験対象（以下ＤＵＴ）３はＨＤＭＩレシーバで、差動受信部３１、シリアル／パラレル変換器３２等からなり、ＨＤＭＩトランスミッタ２からのＴＤＭＳ信号を入力し、ＩＣテスタ１にパラレル信号を出力する。差動受信部３１は、ＨＤＭＩトランスミッタ２からのＴＭＤＳ信号を入力し、シリアルデータとして出力する。シリアル／パラレル変換器３２は、差動受信器３１からのシリアルデータをパラレルデータに変換し、ＩＣテスタ１に出力する。

このような装置の動作を以下に説明する。ＩＣテスタ１は、複数のドライバ（図示せず）から試験信号（パラレルデータ）をＨＤＭＩトランスミッタ２に出力する。ＨＤＭＩトランスミッタ２は、試験信号により、１．６５ＧｂｐｓのＴＭＤＳ信号を生成し、ＤＵＴ３に出力する。そして、ＤＵＴ３は、ＴＭＤＳ信号からパラレルデータを生成し、ＩＣテスタ１の複数のコンパレータ（図示せず）に出力する。ＩＣテスタ１は、入力した信号と期待値パターンとを比較し、ＤＵＴ３の良否の判定を行う。

このような装置では、ＨＤＭＩトランスミッタ２を使用して、ＨＤＭＩレシーバ等のＴＭＤＳ信号を入力するＩＣやＬＳＩ等の機能検査は可能であるが、例えば、タイミングや振幅などを変えるのが難しく、ダイナミックな限界試験を行うことができなかった。

そこで、本発明の目的は、ＩＣテスタにより、ＴＭＤＳ信号を入力する被試験対象のダイナミック特性試験が行えるテストシステムを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＩＣテスタにより、ＴＭＤＳ信号を入力する被試験対象を試験するテストシステムにおいて、
前記ＩＣテスタのパラレル出力をシリアル信号に変換するパラレル／シリアル変換器と、
このパラレル／シリアル変換器の出力を差動電流信号に変換すると共に、差動電流信号の振幅を変えて、前記被試験対象に出力する第１の差動電流ドライバと
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
パラレル／シリアル変換器と第１の差動電流ドライバとの間に設けられ、パラレル／シリアル変換器の出力を所望時間遅延する遅延時間調整回路を具備したことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明であって、
第１の差動電流ドライバは、
パラレル／シリアル変換器のシリアル信号を差動信号にする差動増幅器と、
電流値が変えられる電流源と、
この電流源の電流を前記差動増幅器の差動信号により切り替えて、被試験対象に差動電流信号を出力する差動回路と、
を有することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
ＩＣテスタの出力によりクロックを発生し、パラレル／シリアル変換器に出力するクロック発生部と、
このクロック発生部の出力を差動電流信号に変換すると共に、差動電流信号の振幅を変えて、前記被試験対象に出力する第２の差動電流ドライバと
を設けたことを特徴とするものである。
請求項５記載の発明は、請求項４記載の発明であって、
クロック発生部と第２の差動電流ドライバとの間に設けられ、クロック発生部の出力と抵抗を介した比較電圧とを比較し、第２の差動電流ドライバに出力するコンパレータを具備したことを特徴とするものである。
請求項６記載の発明は、請求項１〜５のいずれかに記載の発明であって、
被試験対象は、ＨＤＭＩレシーバであることを特徴とするものである。

本発明によれば、以下のような効果がある。
第１の差動電流ドライバが差動電流信号の振幅を変え、被試験対象の入力振幅幅を変えることにより、規定された範囲内の入力振幅に対して、受信できるかどうかの試験を行うことができる。

また、遅延時間回路が、パラレル／シリアル変換器の出力を遅延できるので、規定されたタイミングの最悪の場合に受信できるかどうかの試験を行うことができる。

また、第２の差動電流ドライバが差動電流信号の振幅を変え、被試験対象の入力振幅を変えることにより、規定された範囲内の入力振幅に対して、受信できるかどうかの試験を行うことができる。

そして、クロック発生部の出力と抵抗を介した比較電圧と比較し、第２の差動電流ドライバに出力するので、クロックのジッタに対して受信できるかどうかの試験を行うことができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。

図１において、ＩＣテスタ１は、ドライバ１１，１２等を有する。ＤＵＴ３はＨＤＭＩレシーバで、差動受信部３１，３３等からなる。３つの差動受信部３１は、正、負入力端のそれぞれが、抵抗を介して、電圧Ｖｃｃに接続され、８ビットの色データ、２ビットのコントロール信号が入力される。差動受信部３３は、正、負入力端のそれぞれが、抵抗を介して、電圧Ｖｃｃに接続され、クロックが入力される。なお、各信号の詳細については、ＨＤＭＩの規格で決まっているので説明を省略する。３つのパラレル／シリアル変換器４は、ＩＣテスタ１の複数のドライバ１１によるパラレル出力をシリアル信号に変換する。遅延時間調整回路５は、パラレル／シリアル変換器４の出力を所望時間遅延する。第１の差動電流ドライバ６は、遅延時間調整回路５の出力を差動電流信号に変換し、ＤＵＴ３の差動受信部３１に出力する。ＰＬＬ（フェーズ・ロック・ループ回路）７はクロック発生部で、ＩＣテスタ１のドライバ１２の出力により、１．６５ＧＨｚ、１６５ＭＨｚのクロックをパラレル／シリアル変換器４に出力する。コンデンサＣは、ＰＬＬ７から１６５ＭＨｚのクロックを一端から入力する。コンパレータ８は、コンデンサＣの他端と一方の入力端を接続する。スイッチＳＷは、一端がコンパレータＣの他方の入力端に接続され、他端が接地される。抵抗Ｒは、一端がコンパレータの他方の入力端に接続され、他端が接地される。第２の差動電流ドライバ９は、コンパレータ８の出力を差動電流信号に変換し、ＤＵＴ３の差動受信部３３に出力する。

次に、差動電流ドライバ６の具体的構成を図２に示し説明する。図２において、差動増幅器Ａは、遅延時間調整回路９の出力を差動信号にする。トランジスタＱ１は、ベースが差動増幅器Ａの正出力端子に接続され、コレクタがＤＵＴ３の差動受信部３１の正入力端子に接続される。トランジスタＱ２は、ベースが差動増幅器Ａの負出力端子に接続され、コレクタがＤＵＴ３の差動受信部３１の負入力端子に接続される。電流源Ｉは、トランジスタＱ１，Ｑ１のエミッタを一端に接続し、他端を接地する。ここで、トランジスタＱ１，Ｑ２は差動回路を構成する。なお、差動電流ドライバ９の具体的構成も差動電流ドライバ６と同じ構成なので、説明を省略する。

このような装置の動作を以下に説明する。図３は図１に示す装置の動作を示したタイミングチャートである。（ａ）〜（ｃ）はそれぞれシリアル信号ａ〜ｃで、（ｄ）はクロックｄである。

ＩＣテスタ１のドライバ１２がリファレンス信号をＰＬＬ７に出力する。このリファレンス信号に基づいて、ＰＬＬ７が、パラレル／シリアル変換器４に１．６５ＧＨｚのクロック、１６５ＭＨｚのクロックｄを出力すると共に、コンパレータＣに１６５ＭＨｚを出力する。

ＩＣテスタ１が、１０個のドライバ１１により、１つのパラレル信号を出力し、パラレル／シリアル変換器４が、ＰＬＬ７のクロックにより、パラレル信号をシリアル信号ａ〜ｃに変換して、遅延時間回路５に出力する。そして、遅延時間回路５がシリアル信号を遅延して、差動電流ドライバ６に出力する。差動電流ドライバ６の差動増幅器Ａがシリアル信号を差動信号にして、トランジスタＱ１，Ｑ２に出力する。トランジスタＱ１，Ｑ２は、交互にオン、オフされ、電流源Ｉの電流値を変えて、電流を交互に流し、差動電流信号をＤＵＴ３の差動受信部３１に出力する。

このとき、スイッチＳＷがオンの場合、コンパレータ８は、ＰＬＬ７からクロックｄとグランド電位とを比較し、差動電流ドライバ９に出力する。差動電流ドライバ９が、差動電流のクロックが差動受信部３３に入力される。

スイッチＳＷがオフの場合、コンパレータ８は、ＰＬＬ７からのクロックｄと抵抗Ｒによる電圧と比較し、抵抗Ｒの熱雑音により正規分布ジッタを有するクロックが差動電流ドライバ９に入力される。このクロックを、差動電流ドライバ９は、差動電流にして、差動受信部３３に入力する。

ＤＵＴ３は、差動電流ドライバ６からのシリアル信号、差動電流ドライバ９からのクロックにより、パラレル信号をＩＣテスタ１に出力し、ＤＵＴ３の良否の判定を行う。

このように、差動電流ドライバ６，９の出力振幅、つまり、電流源Ｉの電流値を変え、ＤＵＴ３の入力振幅を変えることにより、規定された範囲内の入力振幅に対して、受信できるかどうかの試験を行うことができる。

また、遅延時間回路５が、パラレル／シリアル変換器４の出力を遅延できるので、規定されたタイミングの最悪の場合に受信できるかどうかの試験を行うことができる。

そして、ＰＬＬ７の出力と抵抗Ｒを介したグランド電位（比較電圧）と比較し、差動電流ドライバ９に出力するので、クロックのジッタに対して受信できるかどうかの試験を行うことができる。

なお、本発明はこれに限定されるものではなく、遅延時間調整回路５を設けずに、パラレル／シリアル変換器４の出力を、直接、差動ドライバ６に出力する構成でもよい。同様に、コンパレータ８を設けずに、直接、ＰＬＬ７の出力を差動ドライバ９に出力する構成でもよい。

また、ＤＵＴ３として、ＨＤＭＩレシーバを示したが、ＴＭＤＳ信号を入力するＤＶＩ（Digital Visual Interface）レシーバ等でもよい。

本発明の一実施例を示した構成図である。図１に示す装置の差動電流ドライバ６の具体的構成を示した図である。図１に示す装置の動作を示したタイミングチャートである。従来のテストシステムの構成を示した図である。

符号の説明

１ＩＣテスタ
３ＤＵＴ
４パラレル／シリアル変換器
５遅延時間調整回路
６，９差動電流ドライバ
７ＰＬＬ
８コンパレータ
Ａ差動増幅器
Ｉ電流源
Ｑ１，Ｑ２トランジスタ
Ｒ抵抗

Claims

ＩＣテスタにより、ＴＭＤＳ信号を入力する被試験対象を試験するテストシステムにおいて、
前記ＩＣテスタのパラレル出力をシリアル信号に変換するパラレル／シリアル変換器と、
このパラレル／シリアル変換器の出力を差動電流信号に変換すると共に、差動電流信号の振幅を変えて、前記被試験対象に出力する第１の差動電流ドライバと
を備えたことを特徴とするテストシステム。
パラレル／シリアル変換器と第１の差動電流ドライバとの間に設けられ、パラレル／シリアル変換器の出力を所望時間遅延する遅延時間調整回路を具備したことを特徴とする請求項１記載のテストシステム。
第１の差動電流ドライバは、
パラレル／シリアル変換器のシリアル信号を差動信号にする差動増幅器と、
電流値が変えられる電流源と、
この電流源の電流を前記差動増幅器の差動信号により切り替えて、被試験対象に差動電流信号を出力する差動回路と、
を有することを特徴とする請求項１または２記載のテストシステム。
ＩＣテスタの出力によりクロックを発生し、パラレル／シリアル変換器に出力するクロック発生部と、
このクロック発生部の出力を差動電流信号に変換すると共に、差動電流信号の振幅を変えて、前記被試験対象に出力する第２の差動電流ドライバと
を設けたことを特徴とする請求項１〜３のいずれかに記載のテストシステム。
クロック発生部と第２の差動電流ドライバとの間に設けられ、クロック発生部の出力と抵抗を介した比較電圧とを比較し、第２の差動電流ドライバに出力するコンパレータを具備したことを特徴とする請求項４記載のテストシステム。
被試験対象は、ＨＤＭＩレシーバであることを特徴とする請求項１〜５のいずれかに記載のテストシステム。