JP2001292180A - データ遅延機能付き送受信回路 - Google Patents

Abstract

(57)【要約】 【課題】 受信信号または差動信号が有するスキューに
対するテストにおいて、専用の測定器が不要となり、テ
ストコストの低減化、テスト時間の短縮化を図るように
したデータ遅延機能付き送受信回路の提供。 【解決手段】 この発明は、テスト時にドライバ４に入
力する送信データを遅延させるテスト回路２４を備える
ようにした。このテスト回路２４は、テスト時に、送信
データを任意の時間だけ遅延できるようにするのが好ま
しい。具体的には、このテスト回路２４は、送信データ
を所定の時間だけそれぞれ遅延させる複数の遅延素子２
４２〜２４５と、この複数の遅延素子２４２〜２４５の
うちの１つを選択するセレクタ２４１とから構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、送信データを任意
の時間だけ遅延できる機能を有するようにしたデータ遅
延機能付き送受信回路に関し、例えばＩＥＥＥ１３９４
インターフェースの物理層デバイス（物理層チップ）な
どに適用されるものである。

【０００２】

【従来の技術】図６は、従来からのＩＥＥＥ１３９４イ
ンターフェースの物理層デバイスの概略構成を示してい
る。

【０００３】この物理層デバイスは、他のＩＥＥＥ１３
９４と接続するために３つのケーブルポート（以下、ポ
ートという）１〜３を備えている。ポート１には、ツイ
ストぺア線ＴＰＡ上にデータを送出する差動ドライバ４
と、ツイストぺア線ＴＰＡ上のデータを受信する差動レ
シーバ５と、ツイストぺア線ＴＰＢ上にデータを送出す
る差動ドライバ６と、ツイストぺア線ＴＰＢ上のデータ
を受信する差動レシーバ７とを備えている。同様に、ポ
ート２、３も差動ドライバ４、差動レシーバ５、差動ド
ライバ６、および差動レシーバ７を備えている。

【０００４】各ポート１〜３の各差動ドライバ４、６に
は、上位層からのパケットが送信データエンコーダ８で
エンコードされたデータが入力されるようになってい
る。また、各ポート１〜３の各差動レシーバ５、７が受
信したデータは、受信データデコーダ９でデコードされ
るようになっている。

【０００５】なお、図６に示す物理層デバイスは、上記
の構成要素以外に、接続機器との調停を行う回路や、リ
ンク層デバイスとのインタフェース回路などを含むが、
図６ではそれらの回路は省略されている。

【０００６】

【発明が解決しようとする課題】ところで、上記のよう
な物理層デバイスの各ポート１〜３において、差動レシ
ーバ５が受信するツイストペア線ＴＰＡ上の受信信号Ｓ
１は、例えば図７（Ｂ）に示すようなものである。ま
た、差動レシーバ７が受信するツイストペア線ＴＰＢ上
の受信信号Ｓ２は、例えば図７（Ｃ）（Ｄ）に示すよう
なものである。図７（Ｄ）は、受信信号Ｓ２がスキュー
を有する場合であり、このようにスキューを有するのが
一般的である。

【０００７】一方、受信信号Ｓ１、Ｓ２は、位相が逆相
となる一対の差動信号Ｓ３、Ｓ４からなるが、図８に示
すように、その差動信号Ｓ３と差動信号Ｓ４との間で、
一般に図示のようなスキューがある。

【０００８】このようなスキューは誤動作の原因になる
ので、差動レシーバ５、７においては、受信信号に含ま
れるスキューに対する耐性が重要な特性となる。

【０００９】そこで、物理層デバイスの量産選別におい
ては、そのスキューに対するテストを行うことが好まし
い。このため、従来は、専用のテスタや測定器を使用し
て、上記の特性をテストすることが一般的である。

【００１０】しかし、従来の方法では、テストコストの
増大を招く上に、テスト時間の増加によるデバイス（チ
ップ）の製造コストの増大を招くという不都合がある。

【００１１】そこで、本発明の目的は、受信信号または
差動信号が有するスキューに対するテストを専用の測定
器を使用せずにできるようにし、テストコストの低減
化、テスト時間の短縮化を図り、これによりデバイスの
製造コストの低減化を図るようにしたデータ遅延機能付
き送受信回路を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項１０に記
載の各発明は以下のように構成した。

【００１３】すなわち、請求項１に記載の発明は、ドラ
イバとレシーバとを備えた送受信回路において、テスト
時に前記ドライバに入力する送信データを遅延させる送
信データ遅延手段を備えるようにしたことを特徴とする
ものである。

【００１４】請求項２に記載の発明は、請求項１に記載
のデータ遅延機能付き送受信回路において、前記送信デ
ータ遅延手段は、テスト時に前記送信データを任意の時
間だけ遅延するようになっていることを特徴とするもの
である。

【００１５】ここで、上記の任意の時間とは、連続的に
変化する時間と、離散的に変化する時間の双方を含むも
のとする。

【００１６】請求項３に記載の発明は、請求項１または
請求項２に記載のデータ遅延機能付き送受信回路におい
て、前記送信データ遅延手段は、前記送信データを所定
の時間だけそれぞれ遅延させる複数の遅延素子と、この
複数の遅延素子のうちの１つを選択するセレクタと、か
らなることを特徴とするものである。

【００１７】請求項４に記載の発明は、請求項１から請
求項３のうちのいずれか１の請求項に記載のデータ遅延
機能付き送受信回路において、前記ドライバと前記レシ
ーバとは、共通の通信線を使用するようになっているこ
とを特徴とするものである。

【００１８】請求項５に記載の発明は、請求項１から請
求項４のうちのいずれか１の請求項に記載のデータ遅延
機能付き送受信回路において、前記送受信回路は、ＩＥ
ＥＥ１３９４インターフェースの物理層デバイスである
ことを特徴とするものである。

【００１９】このような構成からなる請求項１から請求
項５に記載の各発明では、テスト時に、ドライバに入力
される送信データが遅延され、ドライバが出力するその
遅延データをレシーバが受信できる。このため、レシー
バは受信データに対するスキューの許容性（耐性）を専
用の測定器を使用せずにテストできるので、テストコス
トの低減化、テスト時間の短縮化が図れ、この結果、デ
バイスの製造コストの低減化が図れる。

【００２０】請求項６に記載の発明は、送信データに基
づいて互いに位相の異なる一対の差動信号を生成出力す
る差動ドライバと、データを受信する差動レシーバとを
備えた送受信回路において、前記差動ドライバは、テス
ト時に前記一対の差動信号のうちの一方を遅延させる差
動信号遅延手段を含むことを特徴とするものである。

【００２１】請求項７に記載の発明は、請求項６に記載
のデータ遅延機能付き送受信回路において、前記差動信
号遅延手段は、テスト時に前記一対の差動信号のうちの
一方を任意の時間だけ遅延するようになっていることを
特徴とするものである。

【００２２】ここで、上記の任意の時間とは、連続的に
変化する時間と、離散的に変化する時間の双方を含むも
のとする。

【００２３】請求項８に記載の発明は、請求項６または
請求項７に記載のデータ遅延機能付き送受信回路におい
て、前記差動信号遅延手段は、前記一対の差動信号のう
ちの一方を各所定時間だけ遅延させる複数の遅延素子
と、この複数の遅延素子のうちの１つを選択するセレク
タと、からなることを特徴とするものである。

【００２４】請求項９に記載の発明は、請求項６から請
求項８のうちのいずれか１の請求項に記載のデータ遅延
機能付き送受信回路において、前記差動ドライバと前記
差動レシーバとは、共通の通信線を使用するようになっ
ていることを特徴とするものである。

【００２５】請求項１０に記載の発明は、請求項６から
請求項９のうちのいずれか１の請求項に記載のデータ遅
延機能付き送受信回路において、前記送受信回路は、Ｉ
ＥＥＥ１３９４インターフェースの物理層デバイスであ
ることを特徴とするものである。

【００２６】このような構成からなる請求項６から請求
項１０に記載の各発明では、テスト時に、差動ドライバ
から出力される一対の差動信号のうちの一方が遅延さ
れ、その差動信号を差動レシーバが受信できる。このた
め、差動レシーバは差動信号間のスキューの許容性（耐
性）を専用の測定器を使用せずにテストできるので、テ
ストコストの低減化、テスト時間の短縮化が図れ、この
結果、デバイスの製造コストの低減化が図れる。

【００２７】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。

【００２８】本発明のデータ遅延機能付き送受信回路の
第１実施形態について、図１および図２を参照して説明
する。

【００２９】図１は、第１実施形態のデータ遅延機能付
き送受信回路を、ＩＥＥＥ１３９４インターフェースの
物理層デバイスに適用したブロック図である。

【００３０】この物理層デバイス１１は、図１に示すよ
うに、他のＩＥＥＥ１３９４機器と接続してデータの送
受信を行うための３つのポート１〜３を備え、各ポート
１〜３は、エンコーダ回路２１、２２およびデコーダ回
路２３の他に、後述のテストを行うためのテスト回路２
４と、遅延回路２５を備えている。

【００３１】ポート１は、ストローブ信号を送信する差
動ドライバ４と、相手のストローブ信号を受信する差動
レシーバ５とを備えこれらが一対となり、データを送信
する差動ドライバ６と、相手のデータを受信するレシー
バ７とを備えこれらが一対となっている。

【００３２】差動ドライバ４は、その入力側がテスト回
路２４を介してエンコーダ回路２１に接続され、その出
力側が差動レシーバ５の入力側と接続されるとともにツ
イストペア線（ＴＰＡ）に接続されるようになってい
る。差動レシーバ５は、その入力側が差動ドライバ４の
出力側と接続され、その出力側がデコーダ回路２３に接
続されている。

【００３３】さらに、差動ドライバ６は、その入力側が
遅延回路２５を介してエンコーダ回路２２に接続され、
その出力側が差動レシーバ７の入力側と接続されるとと
もにツイストペア線（ＴＰＢ）に接続されるようになっ
ている。差動レシーバ７は、その入力側が差動ドライバ
６の出力側と接続され、その出力側がデコーダ回路２３
に接続されている。

【００３４】ポート２、３は、図１に示すようにポート
１と同様に構成するので、同一の構成要素には同一の符
号を付してその説明は省略する。

【００３５】なお、図１に示す物理層デバイス１１は、
上記の構成要素以外に、接続機器との調停を行う回路
や、リンク層デバイスとのインタフェース回路などを含
むが、図１ではそれらの回路は省略されている。

【００３６】次に、ポート１にかかるエンコーダ回路２
１、２２、デコーダ回路２３、テスト回路２４、遅延回
路２５の詳細について、図２を参照して説明する。

【００３７】エンコーダ回路２１は、ストローブ信号を
エンコードしてテスト回路２４に出力するようになって
いる。エンコーダ回路２２は、データをエンコードして
遅延回路２５に出力するようになっている。エンコーダ
回路２１とエンコーダ回路２２とは、同一のクロックＣ
ＬＫにより同期して動作するようになっている。デコー
ダ回路２３は、差動レシーバ５、７の各受信データをデ
コードするようになっている。

【００３８】テスト回路２４は、図２に示すように、セ
レクタ２４１と、複数の遅延素子２４２〜２４５とから
構成されている。

【００３９】セレクタ２４１は、テスト動作の時に、エ
ンコーダ回路２１から出力されるテスト用データを受け
取ると、そのテスト用データの出力先を、制御信号によ
り差動ドライバ４、または遅延素子２４２〜２４５のう
ちの１つから選択するものであり、例えば図示のような
切換えスイッチから構成されている。なお、その切換え
スイッチは、通常動作の場合には、その切換え接点が図
２の位置にあるようになっている。

【００４０】遅延素子２４２〜２４５は、セレクタ２４
１から出力されるテスト用データを各所定時間だけそれ
ぞれ遅延させるものであり、この各遅延素子２４２〜２
４５で遅延されたテスト用データは、差動ドライバ４に
出力するようになっている。

【００４１】回路遅延回路２５は、テスト回路２４に含
まれるセレクタ２４１の遅延時間に相当する遅延時間だ
けデータを遅延させるための回路である。

【００４２】次に、このような構成からなる第１実施形
態のテストの一例について、図２を参照して説明する。

【００４３】まず、エンコーダ回路２１は、クロックＣ
ＬＫに同期してストローブ信号をエンコードしたテスト
データを出力し、このテストデータはセレクタ２４１に
入力される。このとき、セレクタ２４１の接点が、制御
信号により遅延素子２４２を選択していると、そのテス
トデータは遅延素子２４２で所定時間遅延されて差動ド
ライバ４に入力される。その遅延されたテストデータ
は、差動ドライバ４を経由して差動レシーバ５で受信さ
れ、差動レシーバ５からはその遅延されたテストデータ
に応じた信号が出力される。

【００４４】次に、セレクタ２４１の接点が選択する遅
延素子２４２を、遅延素子２４３、遅延素子２４４、遅
延素子２４５と順次変化させていくと、デコーダ回路２
１からのテストデータの遅延時間が徐々に増加してい
く。このため、差動レシーバ５からは、その各遅延時間
を持つテストデータに応じて変化する信号が出力され
る。そこで、差動レシーバ５の出力信号の変化をモニタ
することにより、その差動レシーバ５のスキューに対す
る耐性をテストすることができる。

【００４５】一方、エンコーダ回路２２は、クロックＣ
ＬＫに同期してデータをエンコードしたテストデータを
出力し、このテストデータが遅延回路２５で遅延されて
差動ドライバ６に入力される。このテストデータは、エ
ンコーダ回路２１から出力されるテストデータを遅延素
子２４２〜２４５を経由させずに、遅延時間を持たない
データに相当する。そして、そのテストデータは、差動
ドライバ６を経由して差動レシーバ７で受信され、差動
レシーバ７からはそのテストデータに応じた信号が出力
される。

【００４６】そこで、差動レシーバ７からの出力信号
を、差動信号５からの出力信号と合わせてモニタすれ
ば、その差動レシーバ５のスキューに対する耐性をテス
トしつつ、差動レシーバ７と差動レシーバ５の動作の安
定性などをテストできる。

【００４７】以上の動作は、ポート１にかかるテスタ動
作であるが、他のポート２、３にかかるテスト動作もそ
れと同様であるので、その説明は省略する。

【００４８】以上説明したように、この１実施形態によ
れば、テスト時に、差動ドライバ４に入力されるテスト
データが任意の時間だけ遅延され、差動ドライバ４が出
力するその遅延されたテストデータを差動レシーバ５が
受信できる。このため、差動レシーバ５は受信データに
対するスキューの耐性を専用の測定器を使用せずにテス
トできるので、テストコストの低減化、テスト時間の短
縮化が図れ、この結果、デバイスの製造コストの低減化
が図れる。

【００４９】次に、本発明のデータ遅延機能付き送受信
回路の第２実施形態について、図３を参照して説明す
る。

【００５０】図３は、第２実施形態のデータ遅延機能付
き送受信回路を、ＩＥＥＥ１３９４インターフェースの
物理層デバイス１１Ａに適用したブロック図である。

【００５１】この物理層デバイス１１Ａは、図１に示す
物理層デバイス１１におけるポート１の遅延回路２５
を、図３に示すようにテスト回路２４に置き換えるとと
もに、図１に示す物理層デバイス１１におけるポート
２、３のテスト回路２４と延回路２５を、図３に示すよ
うに省略するようにしたものである。

【００５２】なお、この物理層デバイス１１Ａは、他の
部分の構成が、図１に示す物理層デバイス１１の構成と
同一であるので、同一の構成要素には同一符号を付して
その構成の説明は省略する。

【００５３】次に、このような構成からなる第２実施形
態のテストの一例について、図３を参照して説明する。

【００５４】この場合には、テストに先立って、ポート
１とポート２との外部接続が行われる。すなわち、ポー
ト１のドライバ４とポート２のドライバ６の出力側の各
＋端子が外部配線３１により電気的に接続され、そのド
ライバ４、６の出力側の各−端子が外部配線３２により
電気的に接続される。また、ポート１のドライバ６とポ
ート２のドライバ４の出力側の各＋端子が外部配線３３
により電気的に接続され、そのドライバ６、４の出力側
の各−端子が外部配線３４により電気的に接続される。

【００５５】エンコーダ回路２１は、クロックＣＬＫに
同期してストローブ信号をエンコードしたテストデータ
を出力し、このテストデータはテスト回路２４で遅延さ
れて差動ドライバ４に入力される。その遅延されたテス
トデータは、差動ドライバ４を経由してポート１の差動
レシーバ５とポート２の差動レシーバ７で受信され、差
動レシーバ５、７からはその遅延されたテストデータに
応じた各信号が出力される。従って、差動レシーバ５、
７の出力信号の変化をモニタすることにより、その差動
レシーバ５、７のスキューに対する耐性をテストするこ
とができる。一方、エンコーダ回路２２は、クロックＣ
ＬＫに同期してデータをエンコードしたテストデータを
出力し、このテストデータはテスト回路２４で遅延され
て差動ドライバ６に入力される。その遅延されたテスト
データは、差動ドライバ６を経由してポート１の差動レ
シーバ７とポート２の差動レシーバ５で受信され、差動
レシーバ７、５からはその遅延されたテストデータに応
じた各信号が出力される。従って、差動レシーバ７、５
の出力信号の変化をモニタすることにより、その差動レ
シーバ７、５のスキューに対する耐性をテストすること
ができる。

【００５６】以上のテストは、ポート１とポート３の外
部接続によっても同様に実現できるが、その説明は省略
する。

【００５７】次に、本発明のデータ遅延機能付き送受信
回路の第３実施形態について、図４および図５を参照し
て説明する。

【００５８】図４は、第３実施形態のデータ遅延機能付
き送受信回路を、ＩＥＥＥ１３９４インターフェースの
物理層デバイス１１Ｂに適用したブロック図である。

【００５９】この物理層デバイス１１Ｂは、各ポート１
〜３の差動ドライバ４、６が、自己の生成する一対の差
動信号をテスト時に遅延させる差動信号遅延回路（図示
せず）を内蔵するようにし、これに伴って各ポート１〜
３はセレクタ４１、４１を備えるようにしたものであ
る。

【００６０】なお、この物理層デバイス１１Ｂは、他の
部分の構成が、図１に示す物理層デバイス１１の構成と
同一であるので、同一の構成要素には同一符号を付して
その構成の説明は省略する。

【００６１】次に、この第３実施形態の要部の具体的な
構成について、図５を参照して説明する。

【００６２】図５に示すように、差動ドライバ４は、エ
ンコーダ回路２１からの送信データに基づき、互いに位
相の異なる一対の差動信号Ｓ３、Ｓ４（図８参照）を生
成出力するようになっている。さらに、この差動ドライ
バ４は、テスト時に、その一対の差動信号Ｓ３、Ｓ４の
うちの一方を任意の時間だけ遅延させる差動信号遅延回
路（図示せず）を含んでいる。

【００６３】差動信号遅延回路は、図示しないが、セレ
クタと、複数の遅延素子（例えばコンデンサ）とから構
成されている。

【００６４】セレクタは、テスト動作の時に、その差動
信号Ｓ３、Ｓ４のうちの一方の差動信号Ｓ３を受け取
り、その差動信号Ｓ３の出力先を複数の遅延素子のうち
の１つから選択し、その選択した遅延素子に対して差動
信号Ｓ３を供給するようになっている。このようなセレ
クタの選択は、差動ドライバ４の外部に設けたセレクタ
４１によって制御できるようになっている。

【００６５】複数の遅延素子は、上記のセレクタから出
力される差動信号Ｓ３を各所定時間だけそれぞれ遅延さ
せるものであり、この各遅延素子で遅延された差動信号
Ｓ３は、差動ドライバ４から出力するようになってい
る。

【００６６】なお、図５に示す差動ドライバ６も差動ド
ライバ４と同様に構成されているので、その説明は省略
する。

【００６７】次に、このような構成からなる第３実施形
態のテスト動作について、図５および図８を参照して説
明する。

【００６８】まず、エンコーダ回路２１は、クロックＣ
ＬＫに同期してストローブ信号をエンコードしたテスト
データを出力し、このテストデータは差動ドライバ４に
入力される。差動ドライバ４は、そのテストデータに基
づき、互いに位相の異なる一対の差動信号Ｓ３、Ｓ４
（図８参照）を生成出力する。

【００６９】この際に、例えば差動信号Ｓ３は、セレク
タ４１に動作に基づき、差動ドライバ４内に設けられた
図示しない複数の遅延素子のうちの１つに導かれ、その
遅延素子により所定時間だけ遅延されて、差動ドライバ
４の外部に出力される。このとき、差動信号Ｓ４は遅延
されずに出力される。これらの遅延信号Ｓ３、Ｓ４は、
差動レシーバ５で受信され、差動レシーバ５からはその
遅延信号Ｓ３、Ｓ４に応じた信号が出力される。

【００７０】次に、セレクタ４１の動作により、複数の
遅延素子が順次選択させていくと、差動信号Ｓ３の遅延
時間が徐々に増加していく。このため、差動レシーバ５
からは、差動信号Ｓ３、Ｓ４に応じた信号が出力され
る。そこで、差動レシーバ５の出力信号の変化をモニタ
することにより、その差動レシーバ５の差動信号の持つ
スキューに対する耐性をテストすることができる。

【００７１】なお、図５に示す差動ドライバ６も差動ド
ライバ４と同様に動作するので、その説明は省略する。

【００７２】以上説明したように、この３実施形態によ
れば、テスト時に、差動ドライバ４から出力される一対
の差動信号のうちの一方の差動信号が遅延され、それら
の両差動信号を差動レシーバ５が受信できる。このた
め、差動レシーバ５は差動信号間のスキューの許容性を
専用の測定器を使用せずにテストできるので、テストコ
ストの低減化、テスト時間の短縮化が図れ、この結果、
デバイスの製造コストの低減化が図れる。

【００７３】なお、第１実施形態は、テスト時にドライ
バに入力する送信データを遅延させるものとし、他方第
３実施形態は、テスト時に一対の差動信号のうちの一方
を遅延させるものとした。

【００７４】しかし、他の実施形態として、第１実施形
態と第２実施形態の両方の機能を備えるようにしても良
い。

【００７５】

【発明の効果】以上述べたように、請求項１から請求項
５にかかる各発明によれば、テスト時に、レシーバが、
受信データに対するスキューの許容性（耐性）を専用の
測定器を使用せずにテストできるので、テストコストの
低減化、テスト時間の短縮化が図れ、この結果、デバイ
スの製造コストの低減化が図れる。

【００７６】また、請求項６から請求項１０にかかる各
発明によれば、テスト時に、差動レシーバが、差動信号
間のスキューの許容性を専用の測定器を使用せずにテス
トできるので、テストコストの低減化、テスト時間の短
縮化が図れ、この結果、デバイスの製造コストの低減化
が図れる。

【図面の簡単な説明】

【図１】本発明のデータ遅延機能付き送受信回路の第１
実施形態を、ＩＥＥＥ１３９４インターフェースの物理
層デバイスに適用したブロック図である。

【図２】その第１実施形態の要部の詳細を示すブロック
図である。

【図３】本発明のデータ遅延機能付き送受信回路の第２
実施形態を、ＩＥＥＥ１３９４インターフェースの物理
層デバイスに適用したブロック図である。

【図４】その第２実施形態の要部の詳細を示すブロック
図である。

【図５】本発明のデータ遅延機能付き送受信回路の第３
実施形態を、ＩＥＥＥ１３９４インターフェースの物理
層デバイスに適用したブロック図である。

【図６】従来のＩＥＥＥ１３９４インターフェースの物
理層デバイスの概略構成を示すブロック図である。

【図７】受信信号の一例を示す波形図である。

【図８】差動信号を一例を示す波形図である。

【符号の説明】

１〜３ ポート ４、６ 差動ドライバ ５、７ 差動レシーバ １１、１１Ａ、１１Ｂ 物理層デバイス ２１、２２ エンコーダ回路 ２３ デコーダ回路 ２４ テスト回路 ２５ 遅延回路 ４１ セレクタ ２４１ セレクタ ２４２〜２４５ 遅延素子

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ドライバとレシーバとを備えた送受信回
   路において、 テスト時に前記ドライバに入力する送信データを遅延さ
   せる送信データ遅延手段を備えるようにしたことを特徴
   とするデータ遅延機能付き送受信回路。
2. 【請求項２】 前記送信データ遅延手段は、テスト時に
   前記送信データを任意の時間だけ遅延するようになって
   いることを特徴とする請求項１に記載のデータ遅延機能
   付き送受信回路。
3. 【請求項３】 前記送信データ遅延手段は、 前記送信データを所定の時間だけそれぞれ遅延させる複
   数の遅延素子と、 この複数の遅延素子のうちの１つを選択するセレクタ
   と、 からなることを特徴とする請求項１または請求項２に記
   載のデータ遅延機能付き送受信回路。
4. 【請求項４】 前記ドライバと前記レシーバとは、共通
   の通信線を使用するようになっていることを特徴とする
   請求項１から請求項３のうちのいずれか１の請求項に記
   載のデータ遅延機能付き送受信回路。
5. 【請求項５】 前記送受信回路は、ＩＥＥＥ１３９４イ
   ンターフェースの物理層デバイスであることを特徴とす
   る請求項１から請求項４のうちのいずれか１の請求項に
   記載のデータ遅延機能付き送受信回路。
6. 【請求項６】 送信データに基づいて互いに位相の異な
   る一対の差動信号を生成出力する差動ドライバと、デー
   タを受信する差動レシーバとを備えた送受信回路におい
   て、 前記差動ドライバは、テスト時に前記一対の差動信号の
   うちの一方を遅延させる差動信号遅延手段を含むことを
   特徴とするデータ遅延機能付き送受信回路。
7. 【請求項７】 前記差動信号遅延手段は、テスト時に前
   記一対の差動信号のうちの一方を任意の時間だけ遅延す
   るようになっていることを特徴とする請求項６に記載の
   データ遅延機能付き送受信回路。
8. 【請求項８】 前記差動信号遅延手段は、 前記一対の差動信号のうちの一方を各所定時間だけ遅延
   させる複数の遅延素子と、 この複数の遅延素子のうちの１つを選択するセレクタ
   と、 からなることを特徴とする請求項６または請求項７に記
   載の遅延機能付き送受信回路。
9. 【請求項９】 前記差動ドライバと前記差動レシーバと
   は、共通の通信線を使用するようになっていることを特
   徴とする請求項６から請求項８のうちのいずれか１の請
   求項に記載のデータ遅延機能付き送受信回路。
10. 【請求項１０】 前記送受信回路は、ＩＥＥＥ１３９４
    インターフェースの物理層デバイスであることを特徴と
    する請求項６から請求項９のうちのいずれか１の請求項
    に記載のデータ遅延機能付き送受信回路。