JP2002366347A - 乱数発生装置および確率発生装置 - Google Patents
乱数発生装置および確率発生装置Info
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Abstract
(57)【要約】
【課題】 回路規模が小さく小型化、薄型化でＬＳＩ搭
載に適し、生産性に優れ安価に作製できると共に、一様
性を有し規則性や相関性や周期性を有しないより完全な
乱数発生装置および確率発生装置を提供する。 【解決手段】 フリップ・フロップに入力する二つの入
力信号の位相を自動調整してフリップ・フロップ出力の
１または０の出現率を一定に維持する乱数発生装置１０
において、前記フリップ・フロップ１の入力信号ライン
に、ノイズ発生源と、当該ノイズを増幅する増幅回路
と、増幅ノイズ信号と前記入力信号を入力して入力信号
にジッタを生じさせるミキサー回路とから成るジッタ生
成回路４を付加した。本構により、入力信号にジッタが
発生し、フリップ・フロップ１の不確定動作範囲が拡が
る。これにより一様性を有し、規則性や相関性や周期性
を有しないより完全な自然乱数を容易に生成することが
できる。
載に適し、生産性に優れ安価に作製できると共に、一様
性を有し規則性や相関性や周期性を有しないより完全な
乱数発生装置および確率発生装置を提供する。 【解決手段】 フリップ・フロップに入力する二つの入
力信号の位相を自動調整してフリップ・フロップ出力の
１または０の出現率を一定に維持する乱数発生装置１０
において、前記フリップ・フロップ１の入力信号ライン
に、ノイズ発生源と、当該ノイズを増幅する増幅回路
と、増幅ノイズ信号と前記入力信号を入力して入力信号
にジッタを生じさせるミキサー回路とから成るジッタ生
成回路４を付加した。本構により、入力信号にジッタが
発生し、フリップ・フロップ１の不確定動作範囲が拡が
る。これにより一様性を有し、規則性や相関性や周期性
を有しないより完全な自然乱数を容易に生成することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、科学技術計算、ゲ
ーム機、或いは暗号化処理等に利用して好適な乱数発生
装置、およびこの乱数発生装置を使用して構成した確率
発生装置に関するものである。
ーム機、或いは暗号化処理等に利用して好適な乱数発生
装置、およびこの乱数発生装置を使用して構成した確率
発生装置に関するものである。
【０００２】
【従来の技術】高度な科学技術計算やゲーム機、或いは
暗号化処理等には乱数の使用が不可欠であり、近年、一
様性（乱数の確率値および出現率に差異が生じないこ
と）を有し、且つ、乱数出現の規則性、前後の相関性、
周期性等を有しない高性能な自然乱数（真性乱数）の発
生装置や確率発生装置の需要が益々増加してきている。
暗号化処理等には乱数の使用が不可欠であり、近年、一
様性（乱数の確率値および出現率に差異が生じないこ
と）を有し、且つ、乱数出現の規則性、前後の相関性、
周期性等を有しない高性能な自然乱数（真性乱数）の発
生装置や確率発生装置の需要が益々増加してきている。
【０００３】そして、上記した自然乱数／確率発生装置
としては、例えば、微弱放射線、抵抗やダイオードの熱
雑音、或いは水晶発振器の揺らぎ等を利用して得られる
ランダムなパルスを利用したものが公知である。
としては、例えば、微弱放射線、抵抗やダイオードの熱
雑音、或いは水晶発振器の揺らぎ等を利用して得られる
ランダムなパルスを利用したものが公知である。
【０００４】
【発明が解決しようとする課題】ところで、上記した自
然現象によるランダムパルスを利用した従来の乱数／確
率発生回路においては、前記ランダムパルスの発生源、
信号の増幅器、波形整形、一様性の適正化回路等のアナ
ログ的要素が多分に含まれることから回路規模も大き
く、且つ複雑となり、よって、これらを一体のロジック
ＬＳＩとして搭載することは難しく、今後需要増が期待
されるＩＣカード等のような超小型、薄型ハイテク機器
への適用に対しても極めて不利であり、且つまた、ＬＳ
Ｉ化が困難であることから生産性が悪く、コスト的にも
高くなるという問題を有していた。
然現象によるランダムパルスを利用した従来の乱数／確
率発生回路においては、前記ランダムパルスの発生源、
信号の増幅器、波形整形、一様性の適正化回路等のアナ
ログ的要素が多分に含まれることから回路規模も大き
く、且つ複雑となり、よって、これらを一体のロジック
ＬＳＩとして搭載することは難しく、今後需要増が期待
されるＩＣカード等のような超小型、薄型ハイテク機器
への適用に対しても極めて不利であり、且つまた、ＬＳ
Ｉ化が困難であることから生産性が悪く、コスト的にも
高くなるという問題を有していた。
【０００５】本発明は、上記従来技術の問題を解消し、
ＬＳＩ搭載に適する小型、薄型化を実現し生産性に優れ
ると共に、性能においても、一様性や規則性、相関性、
周期性等の問題を生じない高性能な乱数発生装置および
確率発生装置を提供することを目的としている。
ＬＳＩ搭載に適する小型、薄型化を実現し生産性に優れ
ると共に、性能においても、一様性や規則性、相関性、
周期性等の問題を生じない高性能な乱数発生装置および
確率発生装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】二つの入力部に入力され
る信号の位相差に応じて出力の状態（１または０）が確
定するフリップ・フロップとしてＤタイプフリップ・フ
ロップが公知である。このＤタイプフリップ・フロップ
は、図３４に示すように、入力部となるクロック端子Ｃ
ＬＫとデータ端子Ｄを有し、ＣＬＫ入力信号の立ち上が
り時のデータ端子Ｄの状態（０か１）によって出力Ｑと
/Ｑ（/Ｑ：Ｑの反転出力）の状態が確定する、所謂エッ
ジトリガ型のフリップ・フロップである。ここで、図３
５（ａ）、若しくは図３５（ｂ）の状態からＣＬＫ信号
の立ち上がり時間とＤ信号の立ち上がり時間の差（位相
差）Δｔを０に近づけていくと、図３５（ｃ）に示すよ
うに、フリップ・フロップ出力Ｑn、/Ｑnが不確定とな
る位相差の範囲が存在する。そして、このフリップ・フ
ロップの不確定動作範囲は入力信号のジッタが大きくな
る程拡がり、乱数の生成をより容易にする。
る信号の位相差に応じて出力の状態（１または０）が確
定するフリップ・フロップとしてＤタイプフリップ・フ
ロップが公知である。このＤタイプフリップ・フロップ
は、図３４に示すように、入力部となるクロック端子Ｃ
ＬＫとデータ端子Ｄを有し、ＣＬＫ入力信号の立ち上が
り時のデータ端子Ｄの状態（０か１）によって出力Ｑと
/Ｑ（/Ｑ：Ｑの反転出力）の状態が確定する、所謂エッ
ジトリガ型のフリップ・フロップである。ここで、図３
５（ａ）、若しくは図３５（ｂ）の状態からＣＬＫ信号
の立ち上がり時間とＤ信号の立ち上がり時間の差（位相
差）Δｔを０に近づけていくと、図３５（ｃ）に示すよ
うに、フリップ・フロップ出力Ｑn、/Ｑnが不確定とな
る位相差の範囲が存在する。そして、このフリップ・フ
ロップの不確定動作範囲は入力信号のジッタが大きくな
る程拡がり、乱数の生成をより容易にする。
【０００７】本発明は、上記入力信号のジッタを大きく
し、その際のフリップ・フロップの不確定動作を積極的
に利用して自然乱数を生成するものである。
し、その際のフリップ・フロップの不確定動作を積極的
に利用して自然乱数を生成するものである。
【０００８】すなわち、請求項１に記載の乱数発生装置
は、フリップ・フロップに入力する二つの入力信号の位
相差を自動調整してフリップ・フロップ出力の１または
０の出現率が一定になるようにした乱数発生装置におい
て、前記フリップ・フロップの入力ラインに、ノイズ発
生源と、当該ノイズを増幅する増幅回路と、当該増幅ノ
イズ信号により入力信号にジッタを生じさせるミキサー
回路とから構成されるジッタ生成回路を付加して構成さ
れる。
は、フリップ・フロップに入力する二つの入力信号の位
相差を自動調整してフリップ・フロップ出力の１または
０の出現率が一定になるようにした乱数発生装置におい
て、前記フリップ・フロップの入力ラインに、ノイズ発
生源と、当該ノイズを増幅する増幅回路と、当該増幅ノ
イズ信号により入力信号にジッタを生じさせるミキサー
回路とから構成されるジッタ生成回路を付加して構成さ
れる。
【０００９】また、請求項２に記載の乱数発生装置は、
前記フリップ・フロップの双方の入力ラインに前記ジッ
タ生成回路を付加して構成される。
前記フリップ・フロップの双方の入力ラインに前記ジッ
タ生成回路を付加して構成される。
【００１０】また、請求項３に記載の乱数発生装置は、
前記フリップ・フロップの何れか片方の入力ラインに前
記ジッタ生成回路を付加し、他方の入力ラインに遅延時
間補正用の積分回路を付加して構成される。
前記フリップ・フロップの何れか片方の入力ラインに前
記ジッタ生成回路を付加し、他方の入力ラインに遅延時
間補正用の積分回路を付加して構成される。
【００１１】ここで、前記請求項１から請求項３に記載
の構成では、フリップ・フロップに入力される入力信号
にジッタが発生し、フリップ・フロップの不確定動作範
囲が拡がる。これにより、一様性を有し、且つ規則性や
相関性や周期性を有しないより完全な自然乱数を容易に
生成することができるようになる。
の構成では、フリップ・フロップに入力される入力信号
にジッタが発生し、フリップ・フロップの不確定動作範
囲が拡がる。これにより、一様性を有し、且つ規則性や
相関性や周期性を有しないより完全な自然乱数を容易に
生成することができるようになる。
【００１２】また、請求項４に記載の乱数発生装置は、
前記ジッタ生成回路の出力を前記入力信号の繰り返し周
期毎にラッチするラッチ手段を付加して構成される。本
構成では、１回の乱数生成において１回の入力信号を得
ることができ、乱数の生成動作が安定する。
前記ジッタ生成回路の出力を前記入力信号の繰り返し周
期毎にラッチするラッチ手段を付加して構成される。本
構成では、１回の乱数生成において１回の入力信号を得
ることができ、乱数の生成動作が安定する。
【００１３】また、請求項５に記載の乱数発生装置は、
二つの入力信号の位相差を自動調整してフリップ・フロ
ップ出力の１または０の出現率が一定になるようにした
乱数発生装置において、前記フリップ・フロップのデー
タ入力ラインに、前記二つの入力信号の位相差を電圧に
変換する位相−電圧変換回路を付加して構成される。本
構成では、位相−電圧変換回路の出力には、これに接続
される半導体素子（例えば、図２５ではバッファ）のス
レッシュホールド電圧にほぼ等しい電圧が発生し、フリ
ップ・フロップ出力の１または０の出現率が一定になる
ように二つの入力信号の位相差（即ち、位相−電圧変換
回路の出力）が自動調整される。
二つの入力信号の位相差を自動調整してフリップ・フロ
ップ出力の１または０の出現率が一定になるようにした
乱数発生装置において、前記フリップ・フロップのデー
タ入力ラインに、前記二つの入力信号の位相差を電圧に
変換する位相−電圧変換回路を付加して構成される。本
構成では、位相−電圧変換回路の出力には、これに接続
される半導体素子（例えば、図２５ではバッファ）のス
レッシュホールド電圧にほぼ等しい電圧が発生し、フリ
ップ・フロップ出力の１または０の出現率が一定になる
ように二つの入力信号の位相差（即ち、位相−電圧変換
回路の出力）が自動調整される。
【００１４】また、請求項６に記載の乱数発生装置は、
前記位相−電圧変換回路は、動作許容時のみ作動するイ
ネーブル手段を付加して構成される。本構成では、乱数
が必要な時にのみ動作許可信号を発行することにより、
回路の活性期間を自在に制限することができ、よって低
電力化が図れる。
前記位相−電圧変換回路は、動作許容時のみ作動するイ
ネーブル手段を付加して構成される。本構成では、乱数
が必要な時にのみ動作許可信号を発行することにより、
回路の活性期間を自在に制限することができ、よって低
電力化が図れる。
【００１５】また、請求項７に記載の乱数発生装置は、
前記位相−電圧変換回路の出力に、ノイズ発生源と、当
該ノイズを増幅する増幅回路と、当該増幅ノイズ信号に
より入力信号にジッタを生じさせるミキサー回路とから
構成されるジッタ生成回路を付加して構成される。本構
成では、フリップ・フロップ出力の１または０が出る確
率の不確定要素が積極的に増加される。これにより、一
様性を有し、且つ規則性や相関性や周期性を有しないよ
り完全な自然乱数を容易に生成することができるように
なる。
前記位相−電圧変換回路の出力に、ノイズ発生源と、当
該ノイズを増幅する増幅回路と、当該増幅ノイズ信号に
より入力信号にジッタを生じさせるミキサー回路とから
構成されるジッタ生成回路を付加して構成される。本構
成では、フリップ・フロップ出力の１または０が出る確
率の不確定要素が積極的に増加される。これにより、一
様性を有し、且つ規則性や相関性や周期性を有しないよ
り完全な自然乱数を容易に生成することができるように
なる。
【００１６】また、請求項８に記載の乱数発生装置は、
前記ジッタ生成回路は、動作許容時のみ作動するイネー
ブル手段を付加して構成される。本構成では、乱数が必
要な時にのみ動作許可信号を発行することにより、回路
の活性期間を自在に制限することができ、よって低電力
化が図れる。
前記ジッタ生成回路は、動作許容時のみ作動するイネー
ブル手段を付加して構成される。本構成では、乱数が必
要な時にのみ動作許可信号を発行することにより、回路
の活性期間を自在に制限することができ、よって低電力
化が図れる。
【００１７】また、請求項９に記載の乱数発生装置は、
前記ミキサー回路は、積分回路と、当該積分出力信号お
よび前記増幅ノイズ信号をそれぞれ入力とする直列Ｐチ
ャンネルトランジスタ回路と直列Ｎチャンネルトランジ
スタ回路の直列接続回路とで構成される。
前記ミキサー回路は、積分回路と、当該積分出力信号お
よび前記増幅ノイズ信号をそれぞれ入力とする直列Ｐチ
ャンネルトランジスタ回路と直列Ｎチャンネルトランジ
スタ回路の直列接続回路とで構成される。
【００１８】また、請求項１０に記載の乱数発生装置
は、前記ミキサー回路は、また、前記増幅ノイズ信号と
前記入力信号の合成信号を入力とするＮチャンネルトラ
ンジスタとＰチャンネルトランジスタの直列トランジス
タ回路で構成される。
は、前記ミキサー回路は、また、前記増幅ノイズ信号と
前記入力信号の合成信号を入力とするＮチャンネルトラ
ンジスタとＰチャンネルトランジスタの直列トランジス
タ回路で構成される。
【００１９】また、請求項１１に記載の乱数発生装置
は、Ｒ−Ｓフリップフロップに入力する二つの入力信号
の位相差を自動調整してフリップ・フロップ出力の１ま
たは０の出現率が一定になるようにした乱数発生装置に
おいて、前記Ｒ−Ｓフリップ・フロップを構成する内部
トランジスタ回路のＲ側ゲート回路、もしくはＳ側ゲー
ト回路の電源側にＰチャンネルトランジスタを、またＧ
ＮＤ側にＮチャンネルトランジスタを各々直列に接続す
ると共に、前記ＰチャンネルトランジスタとＮチャンネ
ルトランジスタの入力にノイズ発生源と当該ノイズを増
幅する増幅回路を接続し、当該増幅ノイズ信号により一
方の前記ゲート回路のスレッシュホールド電圧を変化す
るように構成した。
は、Ｒ−Ｓフリップフロップに入力する二つの入力信号
の位相差を自動調整してフリップ・フロップ出力の１ま
たは０の出現率が一定になるようにした乱数発生装置に
おいて、前記Ｒ−Ｓフリップ・フロップを構成する内部
トランジスタ回路のＲ側ゲート回路、もしくはＳ側ゲー
ト回路の電源側にＰチャンネルトランジスタを、またＧ
ＮＤ側にＮチャンネルトランジスタを各々直列に接続す
ると共に、前記ＰチャンネルトランジスタとＮチャンネ
ルトランジスタの入力にノイズ発生源と当該ノイズを増
幅する増幅回路を接続し、当該増幅ノイズ信号により一
方の前記ゲート回路のスレッシュホールド電圧を変化す
るように構成した。
【００２０】また、請求項１２に記載の乱数発生装置
は、Ｒ−Ｓフリップフロップに入力する二つの入力信号
の位相差を自動調整してフリップ・フロップ出力の１ま
たは０の出現率が一定になるようにした乱数発生装置に
おいて、前記Ｒ−Ｓフリップ・フロップを構成する内部
トランジスタ回路のＲ側ゲート回路、およびＳ側ゲート
回路の電源側にＰチャンネルトランジスタを、またＧＮ
Ｄ側にＮチャンネルトランジスタを各々直列に接続する
と共に、前記ＰチャンネルトランジスタとＮチャンネル
トランジスタの入力にノイズ発生源と、当該ノイズを増
幅する増幅回路を接続し、当該増幅ノイズ信号により双
方の前記ゲート回路のスレッシュホールド電圧を変化す
るように構成した。
は、Ｒ−Ｓフリップフロップに入力する二つの入力信号
の位相差を自動調整してフリップ・フロップ出力の１ま
たは０の出現率が一定になるようにした乱数発生装置に
おいて、前記Ｒ−Ｓフリップ・フロップを構成する内部
トランジスタ回路のＲ側ゲート回路、およびＳ側ゲート
回路の電源側にＰチャンネルトランジスタを、またＧＮ
Ｄ側にＮチャンネルトランジスタを各々直列に接続する
と共に、前記ＰチャンネルトランジスタとＮチャンネル
トランジスタの入力にノイズ発生源と、当該ノイズを増
幅する増幅回路を接続し、当該増幅ノイズ信号により双
方の前記ゲート回路のスレッシュホールド電圧を変化す
るように構成した。
【００２１】Ｒ−Ｓフリップ・フロップにおいて、Ｒ側
入力信号とＳ側入力信号の立ち上がりの位相差を０に近
づけるとメタステーブル現象が発生する。この現象が発
生すると、フリップ・フロップ出力が確定するまでに時
間を要し、一定時間後の出力状態は、０か１、またはス
レッシュホールド電圧を保持、または発振状態の何れか
となる。ここで、請求項１１および請求項１２に記載の
構成では、Ｒ側および／またはＳ側ゲート回路のスレッ
シュホールド電圧を変化することにより、メタステーブ
ル状態より即時に１または０の安定した状態にすること
ができる。そして、このフリップ・フロップ出力の１ま
たは０の出現率が一定になるように二つの入力信号の位
相差が自動調整される。
入力信号とＳ側入力信号の立ち上がりの位相差を０に近
づけるとメタステーブル現象が発生する。この現象が発
生すると、フリップ・フロップ出力が確定するまでに時
間を要し、一定時間後の出力状態は、０か１、またはス
レッシュホールド電圧を保持、または発振状態の何れか
となる。ここで、請求項１１および請求項１２に記載の
構成では、Ｒ側および／またはＳ側ゲート回路のスレッ
シュホールド電圧を変化することにより、メタステーブ
ル状態より即時に１または０の安定した状態にすること
ができる。そして、このフリップ・フロップ出力の１ま
たは０の出現率が一定になるように二つの入力信号の位
相差が自動調整される。
【００２２】また、請求項１３に記載の乱数発生装置
は、前記増幅回路は、コンデンサと抵抗による直列入力
回路と、ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタの直列回路とを有し、且つ、当該トランジスタ
回路の入力−出力間に抵抗を介在して構成される。
は、前記増幅回路は、コンデンサと抵抗による直列入力
回路と、ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタの直列回路とを有し、且つ、当該トランジスタ
回路の入力−出力間に抵抗を介在して構成される。
【００２３】また、請求項１４に記載の乱数発生装置
は、前記増幅回路は、コンデンサと抵抗による直列入力
回路と、ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタの直列回路とを有し、且つ、当該トランジスタ
回路の入力−出力間に抵抗とコンデンサを並列に介在し
て構成される。
は、前記増幅回路は、コンデンサと抵抗による直列入力
回路と、ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタの直列回路とを有し、且つ、当該トランジスタ
回路の入力−出力間に抵抗とコンデンサを並列に介在し
て構成される。
【００２４】また、請求項１５に記載の乱数発生装置
は、前記増幅回路を多段構成とした。ここで、前記請求
項１３から請求項１５に記載の構成では、後述のノイズ
発生源に応じてLow Pass Filter やHight Pass Filter
の周波数特性を適宜設定すれば好適な特性の増幅器を実
現できる。また、ＭＯＳトランジスタで構成すると、温
度や電源変動の影響を少なくでき、安定した動作が得ら
れる。
は、前記増幅回路を多段構成とした。ここで、前記請求
項１３から請求項１５に記載の構成では、後述のノイズ
発生源に応じてLow Pass Filter やHight Pass Filter
の周波数特性を適宜設定すれば好適な特性の増幅器を実
現できる。また、ＭＯＳトランジスタで構成すると、温
度や電源変動の影響を少なくでき、安定した動作が得ら
れる。
【００２５】また、請求項１６に記載の乱数発生装置
は、前記ノイズ発生源は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタを直列に接続すると共に、入
力−出力間を短絡して構成される。
は、前記ノイズ発生源は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタを直列に接続すると共に、入
力−出力間を短絡して構成される。
【００２６】また、請求項１７に記載の乱数発生装置
は、前記ノイズ発生源は、また、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタを直列に接続すると共
に、入力−出力間に抵抗を介在して構成される。
は、前記ノイズ発生源は、また、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタを直列に接続すると共
に、入力−出力間に抵抗を介在して構成される。
【００２７】また、請求項１８に記載の乱数発生装置
は、前記ノイズ発生源は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタを直列に接続し、入力−出力
間に抵抗を介在すると共に、入力−ＧＮＤ間に抵抗とコ
ンデンサによる直列回路を介在して構成される。
は、前記ノイズ発生源は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタを直列に接続し、入力−出力
間に抵抗を介在すると共に、入力−ＧＮＤ間に抵抗とコ
ンデンサによる直列回路を介在して構成される。
【００２８】また、請求項１９に記載の乱数発生装置
は、前記ノイズ発生源は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタを直列に接続し、入力−出力
間に抵抗を介在すると共に、入力−電源間に抵抗とコン
デンサによる直列回路を介在して構成される。
は、前記ノイズ発生源は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタを直列に接続し、入力−出力
間に抵抗を介在すると共に、入力−電源間に抵抗とコン
デンサによる直列回路を介在して構成される。
【００２９】また、請求項２０に記載の乱数発生装置
は、前記ノイズ発生源は、Ｎチャンネルトランジスタの
入力−出力間を短絡し、出力−電源間に抵抗を介在して
構成される。
は、前記ノイズ発生源は、Ｎチャンネルトランジスタの
入力−出力間を短絡し、出力−電源間に抵抗を介在して
構成される。
【００３０】また、請求項２１に記載の乱数発生装置
は、前記ノイズ発生源は、Ｎチャンネルトランジスタの
入力−出力間と出力−電源間にそれぞれ抵抗を介在して
構成される。
は、前記ノイズ発生源は、Ｎチャンネルトランジスタの
入力−出力間と出力−電源間にそれぞれ抵抗を介在して
構成される。
【００３１】また、請求項２２に記載の乱数発生装置
は、前記ノイズ発生源は、Ｐチャンネルトランジスタの
入力−出力間を短絡し、出力−ＧＮＤ間に抵抗を介在し
て構成される。
は、前記ノイズ発生源は、Ｐチャンネルトランジスタの
入力−出力間を短絡し、出力−ＧＮＤ間に抵抗を介在し
て構成される。
【００３２】また、請求項２３に記載の乱数発生装置
は、前記ノイズ発生源は、Ｐチャンネルトランジスタの
入力−出力間と出力−ＧＮＤ間にそれぞれ抵抗を介在し
て構成される。
は、前記ノイズ発生源は、Ｐチャンネルトランジスタの
入力−出力間と出力−ＧＮＤ間にそれぞれ抵抗を介在し
て構成される。
【００３３】ここで、前記請求項１６から請求項２３に
記載の構成では、ノイズ発生源として活性状態にある回
路素子（トランジスタ、抵抗、コンデンサ、またはこれ
らの組み合わせ）より発生する微弱な熱雑音を利用して
いるため、簡単な回路構成によって極めて安価に実現で
きるものである。
記載の構成では、ノイズ発生源として活性状態にある回
路素子（トランジスタ、抵抗、コンデンサ、またはこれ
らの組み合わせ）より発生する微弱な熱雑音を利用して
いるため、簡単な回路構成によって極めて安価に実現で
きるものである。
【００３４】また、請求項２４に記載の確率発生装置
は、請求項１から請求項２３までの何れかに記載の乱数
発生装置を用いて構成される。本構成では、乱数発生装
置は一様性を有し、規則性、相関性、周期性を有しない
理想的な確率発生装置を実現できる。また、暗号通信等
に用いれば、セキュリティに優れた通信が行える。
は、請求項１から請求項２３までの何れかに記載の乱数
発生装置を用いて構成される。本構成では、乱数発生装
置は一様性を有し、規則性、相関性、周期性を有しない
理想的な確率発生装置を実現できる。また、暗号通信等
に用いれば、セキュリティに優れた通信が行える。
【００３５】
【発明の実施の形態】以下、図１〜図３３に基づいて本
発明に係る乱数発生装置および確率発生装置の実施形態
を説明する。
発明に係る乱数発生装置および確率発生装置の実施形態
を説明する。
【００３６】先ず、本発明の第１実施形態を説明すれ
ば、図１に示すように、第１実施形態の乱数発生装置１
０は、１ｂｉｔのシリアル乱数ＲＮＤを出力するフリッ
プ・フロップ１と、当該フリップ・フロップ入力（ＣＬ
Ｋ信号）間に位相差を与える２系統の遅延回路２，３
と、各遅延回路２，３に対応して付加したジッタ生成回
路４，４と、前記遅延回路３の遅延時間を調整する位相
制御回路５とで概略構成されている。
ば、図１に示すように、第１実施形態の乱数発生装置１
０は、１ｂｉｔのシリアル乱数ＲＮＤを出力するフリッ
プ・フロップ１と、当該フリップ・フロップ入力（ＣＬ
Ｋ信号）間に位相差を与える２系統の遅延回路２，３
と、各遅延回路２，３に対応して付加したジッタ生成回
路４，４と、前記遅延回路３の遅延時間を調整する位相
制御回路５とで概略構成されている。
【００３７】前記位相制御回路５は、ＣＬＫ信号の所定
の繰り返し周期を計測すると共に、この所定周期内にお
けるフリップ・フロップ出力（乱数データＲＮＤ）の１
または０の数を監視してその出現率が一定値（例えば、
５０％）に維持されるよう前記遅延回路３の遅延時間を
自動調整するフィードバック制御を行い、結果的には、
図３５（ｃ）のようにフリップ・フロップ１に入力され
る二つの入力信号の位相差Δｔを０に近づけていくよう
に動作する。尚、最終段に付加したフリップ・フロップ
６は、乱数データＲＮＤの出力タイミングをＣＬＫ信号
に同期させるためのラッチ回路である。
の繰り返し周期を計測すると共に、この所定周期内にお
けるフリップ・フロップ出力（乱数データＲＮＤ）の１
または０の数を監視してその出現率が一定値（例えば、
５０％）に維持されるよう前記遅延回路３の遅延時間を
自動調整するフィードバック制御を行い、結果的には、
図３５（ｃ）のようにフリップ・フロップ１に入力され
る二つの入力信号の位相差Δｔを０に近づけていくよう
に動作する。尚、最終段に付加したフリップ・フロップ
６は、乱数データＲＮＤの出力タイミングをＣＬＫ信号
に同期させるためのラッチ回路である。
【００３８】ここで、前記フリップ・フロップ１として
は、入力信号の位相差によって出力の状態（１または
０）が確定するエッジトリガ型のフリップ・フロップが
使用可能であり、本実施形態では、ＣＬＫ端子とＤ端子
を備えたＤタイプフリップ・フロップを使用すると共
に、以下に細述するジッタ生成回路４により、入力信号
に位相ジッタを誘起して積極的に不確定動作を起こさせ
るようにした。
は、入力信号の位相差によって出力の状態（１または
０）が確定するエッジトリガ型のフリップ・フロップが
使用可能であり、本実施形態では、ＣＬＫ端子とＤ端子
を備えたＤタイプフリップ・フロップを使用すると共
に、以下に細述するジッタ生成回路４により、入力信号
に位相ジッタを誘起して積極的に不確定動作を起こさせ
るようにした。
【００３９】図３に示すように、前記ジッタ生成回路４
は、ノイズ発生源７と、発生した微弱なノイズを電力増
幅する増幅回路８と、増幅されたノイズ信号によって入
力信号にジッタを生じさせるミキサー回路９とで構成さ
れている。
は、ノイズ発生源７と、発生した微弱なノイズを電力増
幅する増幅回路８と、増幅されたノイズ信号によって入
力信号にジッタを生じさせるミキサー回路９とで構成さ
れている。
【００４０】図３のジッタ生成回路４に搭載されたミキ
サー回路９は、直列に接続したＰチャンネルＭＯＳトラ
ンジスタＱ４，Ｑ３の回路と直列に接続したＮチャンネ
ルＭＯＳトランジスタＱ２，Ｑ１の回路同士を直列接続
（カスケード接続）して構成されており、各直列トラン
ジスタ回路の内、トランジスタＱ４とＱ１のゲートには
前記増幅回路８の出力が接続されると共に、トランジス
タＱ３とＱ２のゲートには、抵抗ＲとコンデンサＣによ
る積分回路１２の出力が接続されている。尚、入力ＩＮ
には前記遅延回路２若しくは遅延回路３の出力が接続さ
れる。
サー回路９は、直列に接続したＰチャンネルＭＯＳトラ
ンジスタＱ４，Ｑ３の回路と直列に接続したＮチャンネ
ルＭＯＳトランジスタＱ２，Ｑ１の回路同士を直列接続
（カスケード接続）して構成されており、各直列トラン
ジスタ回路の内、トランジスタＱ４とＱ１のゲートには
前記増幅回路８の出力が接続されると共に、トランジス
タＱ３とＱ２のゲートには、抵抗ＲとコンデンサＣによ
る積分回路１２の出力が接続されている。尚、入力ＩＮ
には前記遅延回路２若しくは遅延回路３の出力が接続さ
れる。
【００４１】上記回路構成では、図５に示すように、増
幅されたノイズ信号をトランジスタＱ４とＱ１のゲート
に入力することにより、遅延ＣＬＫ信号の積分出力波形
に対するトランジスタＱ３，Ｑ２のスレッシュホールド
電圧が変動し、出力ＯＵＴにジッタΔｊが発生する。こ
のジッタΔｊの大きさが後段のフリップ・フロップ１の
不確定動作範囲を大いに拡げることになる。
幅されたノイズ信号をトランジスタＱ４とＱ１のゲート
に入力することにより、遅延ＣＬＫ信号の積分出力波形
に対するトランジスタＱ３，Ｑ２のスレッシュホールド
電圧が変動し、出力ＯＵＴにジッタΔｊが発生する。こ
のジッタΔｊの大きさが後段のフリップ・フロップ１の
不確定動作範囲を大いに拡げることになる。
【００４２】また、ミキサー回路９としては、図３の実
施形態の他、図４に示す構成も採用可能である。図４の
実施形態は、ＰチャンネルＭＯＳトランジスタＱ２とＮ
チャンネルＭＯＳトランジスタＱ１の直列回路で構成さ
れており、各ゲートには、増幅回路８の出力と入力ＩＮ
からの遅延ＣＬＫ信号がそれぞれコンデンサＣと抵抗Ｒ
を介して接続されている。従って、上記回路構成では、
増幅されたノイズ信号と遅延回路により位相調整された
ＣＬＫ信号とがコンデンサＣにて合成されてトランジス
タＱ２，Ｑ１のゲートに入力されることになり、図３の
場合と同様にジッタΔｊを有する出力ＯＵＴが得られ
る。
施形態の他、図４に示す構成も採用可能である。図４の
実施形態は、ＰチャンネルＭＯＳトランジスタＱ２とＮ
チャンネルＭＯＳトランジスタＱ１の直列回路で構成さ
れており、各ゲートには、増幅回路８の出力と入力ＩＮ
からの遅延ＣＬＫ信号がそれぞれコンデンサＣと抵抗Ｒ
を介して接続されている。従って、上記回路構成では、
増幅されたノイズ信号と遅延回路により位相調整された
ＣＬＫ信号とがコンデンサＣにて合成されてトランジス
タＱ２，Ｑ１のゲートに入力されることになり、図３の
場合と同様にジッタΔｊを有する出力ＯＵＴが得られ
る。
【００４３】次に、前記ノイズ発生源７の構成を説明す
る。図６〜図１３はノイズ発生源７の具体的な回路例を
示している。図６は、ＰチャンネルＭＯＳトランジスタ
Ｑ２とＮチャンネルＭＯＳトランジスタＱ１を直列に接
続し、ゲート−出力間を短絡して構成したものである。
また、図７は、図６においてゲート−出力間に抵抗Ｒ２
を介在したものである。また、図８は、ＰチャンネルＭ
ＯＳトランジスタＱ２とＮチャンネルＭＯＳトランジス
タＱ１を直列に接続し、ゲート−出力間に抵抗Ｒ２を介
在すると共に、ゲート−ＧＮＤ間に抵抗Ｒ１とコンデン
サＣ１によるＲＣ直列回路を介在して構成したものであ
る。また、図９は、図８において前記ＲＣ直列回路をゲ
ート−電源間に介在して構成したものである。また、図
１０は、ＮチャンネルＭＯＳトランジスタＱ１のゲート
−出力間を短絡し、出力−電源間に抵抗Ｒ１を介在して
構成したものである。また、図１１は、図１０において
ゲート−出力間に抵抗Ｒ２を介在して構成したものであ
る。また、図１２は、ＰチャンネルトランジスタＱ１の
ゲート−出力間を短絡し、出力−ＧＮＤ間に抵抗Ｒ１を
介在して構成したものである。また、図１３は、図１２
においてゲート−出力間に抵抗Ｒ２を介在して構成した
ものである。
る。図６〜図１３はノイズ発生源７の具体的な回路例を
示している。図６は、ＰチャンネルＭＯＳトランジスタ
Ｑ２とＮチャンネルＭＯＳトランジスタＱ１を直列に接
続し、ゲート−出力間を短絡して構成したものである。
また、図７は、図６においてゲート−出力間に抵抗Ｒ２
を介在したものである。また、図８は、ＰチャンネルＭ
ＯＳトランジスタＱ２とＮチャンネルＭＯＳトランジス
タＱ１を直列に接続し、ゲート−出力間に抵抗Ｒ２を介
在すると共に、ゲート−ＧＮＤ間に抵抗Ｒ１とコンデン
サＣ１によるＲＣ直列回路を介在して構成したものであ
る。また、図９は、図８において前記ＲＣ直列回路をゲ
ート−電源間に介在して構成したものである。また、図
１０は、ＮチャンネルＭＯＳトランジスタＱ１のゲート
−出力間を短絡し、出力−電源間に抵抗Ｒ１を介在して
構成したものである。また、図１１は、図１０において
ゲート−出力間に抵抗Ｒ２を介在して構成したものであ
る。また、図１２は、ＰチャンネルトランジスタＱ１の
ゲート−出力間を短絡し、出力−ＧＮＤ間に抵抗Ｒ１を
介在して構成したものである。また、図１３は、図１２
においてゲート−出力間に抵抗Ｒ２を介在して構成した
ものである。
【００４４】上記実施例では、活性状態にある回路素子
（トランジスタ、抵抗、コンデンサ、またはこれらの組
み合わせ）で発生する微弱な熱雑音を利用し、安価なノ
イズ源を実現している。また、外部ノイズや電源変動等
の影響も少なく、安定した動作が得られると共に、放射
線源を利用していないことから、環境に対する安全性に
優れ、使い捨て等による廃棄処分に対する問題も発生し
ない。
（トランジスタ、抵抗、コンデンサ、またはこれらの組
み合わせ）で発生する微弱な熱雑音を利用し、安価なノ
イズ源を実現している。また、外部ノイズや電源変動等
の影響も少なく、安定した動作が得られると共に、放射
線源を利用していないことから、環境に対する安全性に
優れ、使い捨て等による廃棄処分に対する問題も発生し
ない。
【００４５】次に、図１４、図１５に基づいて前記増幅
回路８の構成を説明する。図１４に示す増幅回路８は、
コンデンサＣ１と抵抗Ｒ１による直列入力回路（Hight
Pass Filter）とＰチャンネルＭＯＳトランジスタＱ２
とＮチャンネルＭＯＳトランジスタＱ１の直列回路とで
構成されており、また、図１５に示す増幅回路８は、図
１４において、帰還抵抗Ｒ２にコンデンサＣ２を並列接
続してLowPass Filterを形成した構成である。図示しな
いが、これら増幅回路８の入力ＩＮには前記したノイズ
発生源７の出力が接続され、出力ＯＵＴは前記したミキ
サー回路９に接続される。上記構成の増幅回路８では、
既述したノイズ発生源７の各構成に応じて前記Hight Pa
ss FilterやLow Pass Filter の特性が設定され、好適
な特性の増幅器を実現している。
回路８の構成を説明する。図１４に示す増幅回路８は、
コンデンサＣ１と抵抗Ｒ１による直列入力回路（Hight
Pass Filter）とＰチャンネルＭＯＳトランジスタＱ２
とＮチャンネルＭＯＳトランジスタＱ１の直列回路とで
構成されており、また、図１５に示す増幅回路８は、図
１４において、帰還抵抗Ｒ２にコンデンサＣ２を並列接
続してLowPass Filterを形成した構成である。図示しな
いが、これら増幅回路８の入力ＩＮには前記したノイズ
発生源７の出力が接続され、出力ＯＵＴは前記したミキ
サー回路９に接続される。上記構成の増幅回路８では、
既述したノイズ発生源７の各構成に応じて前記Hight Pa
ss FilterやLow Pass Filter の特性が設定され、好適
な特性の増幅器を実現している。
【００４６】次に、図１６〜図２２に基づいてジッタ生
成回路４の具体的な回路構成を説明する。これらは、既
述したノイズ発生源７、増幅回路８、およびミキサー回
路９の組み合わせで構成されものであって、以下に示す
ものはその内の体表的な例を示すものである。従って、
本発明がこれらの回路例のみに限定されるものではない
ことは勿論である。
成回路４の具体的な回路構成を説明する。これらは、既
述したノイズ発生源７、増幅回路８、およびミキサー回
路９の組み合わせで構成されものであって、以下に示す
ものはその内の体表的な例を示すものである。従って、
本発明がこれらの回路例のみに限定されるものではない
ことは勿論である。
【００４７】図１６は、図３の構成によるジッタ生成回
路４で、図６に示したノイズ発生源７と図１４に示した
増幅回路８の組み合わせで構成されている。また、図１
７は、図１６において増幅回路８を２段直列に接続して
構成した回路例である。また、図１８は、図１７におい
てノイズ発生源７と増幅回路８とミキサー回路９の各電
源側に、ＰチャンネルＭＯＳトランジスタＱ１４、Ｑ２
４，Ｑ３４，Ｑ４６より成るスイッチ回路１４を、また
各グランド側に、ＮチャンネルＭＯＳトランジスタＱ１
１，Ｑ２１，Ｑ３１，Ｑ４１より成るスイッチ回路１５
を接続し、外部からの動作許可信号ＥＮＡＢＬＥによ
り、これらスイッチ回路１４，１５をオン／オフ動作
し、具体的には、乱数が必要な時にのみ各回路に給電す
ることによってジッタ生成回路４を作動させるように構
成してある。
路４で、図６に示したノイズ発生源７と図１４に示した
増幅回路８の組み合わせで構成されている。また、図１
７は、図１６において増幅回路８を２段直列に接続して
構成した回路例である。また、図１８は、図１７におい
てノイズ発生源７と増幅回路８とミキサー回路９の各電
源側に、ＰチャンネルＭＯＳトランジスタＱ１４、Ｑ２
４，Ｑ３４，Ｑ４６より成るスイッチ回路１４を、また
各グランド側に、ＮチャンネルＭＯＳトランジスタＱ１
１，Ｑ２１，Ｑ３１，Ｑ４１より成るスイッチ回路１５
を接続し、外部からの動作許可信号ＥＮＡＢＬＥによ
り、これらスイッチ回路１４，１５をオン／オフ動作
し、具体的には、乱数が必要な時にのみ各回路に給電す
ることによってジッタ生成回路４を作動させるように構
成してある。
【００４８】このように、イネーブル機能により回路の
活性期間を自在に制限することで無駄な電力消費を無く
し、乱数発生装置の低電力化が実現できる。
活性期間を自在に制限することで無駄な電力消費を無く
し、乱数発生装置の低電力化が実現できる。
【００４９】また、図１９〜図２２は、図４の構成に基
づくジッタ生成回路４であり、各々ノイズ発生源７と増
幅回路８の組み合わせ形態は既述した図１６〜図１８の
場合と同じであるため、ここでは説明を省略する。
づくジッタ生成回路４であり、各々ノイズ発生源７と増
幅回路８の組み合わせ形態は既述した図１６〜図１８の
場合と同じであるため、ここでは説明を省略する。
【００５０】以上、ジッタ生成回路４の実施形態を説明
したが、本発明では、このジッタ生成回路４が前記フリ
ップ・フロップ１の双方の入力ライン（ＣＬＫ端子とＤ
端子）に付加される図１の乱数発生装置１０の構成の
他、このジッタ生成回路４をフリップ・フロップ１の何
れか片方の入力ライン（本実施形態では、Ｄ端子側）に
のみ付加する図２の構成としても良く、これにより、図
１の構成と同じ効果が得られるものである。尚、この場
合、入力端子双方の入力タイミングを合わせるため、他
方の入力ライン（本実施形態ではＣＬＫ端子）にはジッ
タ生成回路４による遅延時間を補正するためのＲＣ積分
回路１３（図３の積分回路１２の時定数に相当する）が
付加される。
したが、本発明では、このジッタ生成回路４が前記フリ
ップ・フロップ１の双方の入力ライン（ＣＬＫ端子とＤ
端子）に付加される図１の乱数発生装置１０の構成の
他、このジッタ生成回路４をフリップ・フロップ１の何
れか片方の入力ライン（本実施形態では、Ｄ端子側）に
のみ付加する図２の構成としても良く、これにより、図
１の構成と同じ効果が得られるものである。尚、この場
合、入力端子双方の入力タイミングを合わせるため、他
方の入力ライン（本実施形態ではＣＬＫ端子）にはジッ
タ生成回路４による遅延時間を補正するためのＲＣ積分
回路１３（図３の積分回路１２の時定数に相当する）が
付加される。
【００５１】ところで、ジッタ生成回路４において、ミ
キサー回路９の出力には、積分波形入力によってチャタ
リングが発生し、フリップ・フロップ１の入力端子に１
回の乱数生成周期内に複数回の入力信号が入力されてし
まう不都合が生じる。
キサー回路９の出力には、積分波形入力によってチャタ
リングが発生し、フリップ・フロップ１の入力端子に１
回の乱数生成周期内に複数回の入力信号が入力されてし
まう不都合が生じる。
【００５２】そこで、本実施形態では、図２３、図２４
に示すように、ジッタ生成回路４の後段にＣＬＫ信号の
両縁（立ち上がり／立ち下がり）で動作（セット／リセ
ット）するＲ−Ｓフリップ・フロップ１１を設け、ミキ
サー回路９の出力ＯＵＴをＣＫＬ信号でラッチするよう
にした。これにより、フリップ・フロップ１にはチャタ
リングのない信号を入力することができ、安定した乱数
の生成が行える。尚、図２４の構成では、積分回路１３
についても後段のバッファ出力にチャタリングが発生す
るため、Ｒ−Ｓフリップ・フロップ１１を付加してあ
る。
に示すように、ジッタ生成回路４の後段にＣＬＫ信号の
両縁（立ち上がり／立ち下がり）で動作（セット／リセ
ット）するＲ−Ｓフリップ・フロップ１１を設け、ミキ
サー回路９の出力ＯＵＴをＣＫＬ信号でラッチするよう
にした。これにより、フリップ・フロップ１にはチャタ
リングのない信号を入力することができ、安定した乱数
の生成が行える。尚、図２４の構成では、積分回路１３
についても後段のバッファ出力にチャタリングが発生す
るため、Ｒ−Ｓフリップ・フロップ１１を付加してあ
る。
【００５３】以上説明した実施形態では、乱数発生用の
フリップ・フロップ１として、Ｄタイプフリップ・フロ
ップ１を用いたが、本発明はこれにのみ限定されるもの
ではなく、これと同等の機能を有するフリップ・フロッ
プであれば良く、例えば、Ｒ−Ｓフリップ・フロップを
使用することもできる。
フリップ・フロップ１として、Ｄタイプフリップ・フロ
ップ１を用いたが、本発明はこれにのみ限定されるもの
ではなく、これと同等の機能を有するフリップ・フロッ
プであれば良く、例えば、Ｒ−Ｓフリップ・フロップを
使用することもできる。
【００５４】次に本発明の第２実施形態を説明する。図
２５に示すように、第２実施形態の乱数発生装置１０
は、１ｂｉｔのシリアル乱数ＲＮＤを出力するＤタイプ
フリップ・フロップ１８と、２系統の遅延回路２，３
と、位相−電圧変換回路１７と、図示しない位相制御回
路５（図１，図２参照）とで構成されている。
２５に示すように、第２実施形態の乱数発生装置１０
は、１ｂｉｔのシリアル乱数ＲＮＤを出力するＤタイプ
フリップ・フロップ１８と、２系統の遅延回路２，３
と、位相−電圧変換回路１７と、図示しない位相制御回
路５（図１，図２参照）とで構成されている。
【００５５】ここで、前記位相−電圧変換回路１７は、
遅延回路２，３の遅延出力信号の位相差を電圧に変換す
る回路で、図２６の内部回路に示すように、入力ＩＮ
（ＣＬＫ）と入力ＩＮ（Ｄ）の位相差を検出するゲート
回路と、各ゲート回路出力によりオン／オフするＰチャ
ンネルＭＯＳトランジスタＱ２とＮチャンネルＭＯＳト
ランジスタＱ１の直列回路と、その出力側に接続された
ＲＣ積分回路で構成されている。
遅延回路２，３の遅延出力信号の位相差を電圧に変換す
る回路で、図２６の内部回路に示すように、入力ＩＮ
（ＣＬＫ）と入力ＩＮ（Ｄ）の位相差を検出するゲート
回路と、各ゲート回路出力によりオン／オフするＰチャ
ンネルＭＯＳトランジスタＱ２とＮチャンネルＭＯＳト
ランジスタＱ１の直列回路と、その出力側に接続された
ＲＣ積分回路で構成されている。
【００５６】上記構成の位相−電圧変換回路１７は、図
２７（ａ）のように、ＩＮ（Ｄ）の位相がＩＮ（ＣＬ
Ｋ）より進んでいる場合は、その位相差分だけＰチャン
ネルＭＯＳトランジスタＱ２をオン（この間、Ｎチャン
ネルＭＯＳトランジスタＱ１はオフ）にして抵抗Ｒを介
してコンデンサＣを充電し、バッファの入力電圧ｖ（ｔ
ｈ）を上昇させるように動作する。また、図２７（ｂ）
のように、ＩＮ（Ｄ）の位相がＩＮ（ＣＬＫ）より遅れ
ている場合は、その位相差分だけＮチャンネルＭＯＳト
ランジスタＱ１をオン（この間、ＰチャンネルＭＯＳト
ランジスタＱ２はオフ）にして抵抗Ｒを介してコンデン
サＣを放電し、バッファの入力電圧Ｖ（ｔｈ）を降下さ
せるように動作する。
２７（ａ）のように、ＩＮ（Ｄ）の位相がＩＮ（ＣＬ
Ｋ）より進んでいる場合は、その位相差分だけＰチャン
ネルＭＯＳトランジスタＱ２をオン（この間、Ｎチャン
ネルＭＯＳトランジスタＱ１はオフ）にして抵抗Ｒを介
してコンデンサＣを充電し、バッファの入力電圧ｖ（ｔ
ｈ）を上昇させるように動作する。また、図２７（ｂ）
のように、ＩＮ（Ｄ）の位相がＩＮ（ＣＬＫ）より遅れ
ている場合は、その位相差分だけＮチャンネルＭＯＳト
ランジスタＱ１をオン（この間、ＰチャンネルＭＯＳト
ランジスタＱ２はオフ）にして抵抗Ｒを介してコンデン
サＣを放電し、バッファの入力電圧Ｖ（ｔｈ）を降下さ
せるように動作する。
【００５７】従って、この位相−電圧変換回路１７の出
力には、これに接続されるバッファのスレッシュホール
ド電圧にほぼ等しい電圧Ｖ（ｔｈ）が発生し、二つの入
力、ＩＮ（ＣＬＫ）とＩＮ（Ｄ）位相差で生じるこの出
力電圧の変動がバッファのスレッシュホールド電圧との
関係によりデジタル信号化されてフリップ・フロップ１
８のＤ端子に入力され、出力にＣＬＫ信号に同期した１
ｂｉｔの乱数データＲＮＤが得られる。そして、この乱
数データＲＮＤが前記位相制御回路５によって監視さ
れ、フリップ・フロップ出力の１または０の出現率が一
定（例えば、５０％）になるように二つの入力信号の位
相差（即ち、位相−電圧変換回路７の出力）が自動調整
される。
力には、これに接続されるバッファのスレッシュホール
ド電圧にほぼ等しい電圧Ｖ（ｔｈ）が発生し、二つの入
力、ＩＮ（ＣＬＫ）とＩＮ（Ｄ）位相差で生じるこの出
力電圧の変動がバッファのスレッシュホールド電圧との
関係によりデジタル信号化されてフリップ・フロップ１
８のＤ端子に入力され、出力にＣＬＫ信号に同期した１
ｂｉｔの乱数データＲＮＤが得られる。そして、この乱
数データＲＮＤが前記位相制御回路５によって監視さ
れ、フリップ・フロップ出力の１または０の出現率が一
定（例えば、５０％）になるように二つの入力信号の位
相差（即ち、位相−電圧変換回路７の出力）が自動調整
される。
【００５８】また、図示しないが、図２５において、Ｒ
Ｃ積分回路の後に抵抗を直列に接続することにより、抵
抗の発する雑音がＶ（ｔｈ）の変動による次段素子のス
レショルド動作をより効果的にする。
Ｃ積分回路の後に抵抗を直列に接続することにより、抵
抗の発する雑音がＶ（ｔｈ）の変動による次段素子のス
レショルド動作をより効果的にする。
【００５９】尚、図２５では、位相−電圧変換回路１７
とフリップ・フロップ１８の間にバッファを介在したが
バッファを介さずに直接フリップ・フロップ１８のＤ端
子に接続しても良い。この場合は、位相−電圧変換回路
７の出力電圧Ｖ（ｔｈ）がほぼＤ端子のスレッシュホー
ルド電圧に自動調整されることになる。また、前記バッ
ファの代わりにコンパレータを用い、この出力電圧Ｖ
（ｔｈ）と基準電圧の比較によりデジタル信号を得るよ
うに構成しても良い。
とフリップ・フロップ１８の間にバッファを介在したが
バッファを介さずに直接フリップ・フロップ１８のＤ端
子に接続しても良い。この場合は、位相−電圧変換回路
７の出力電圧Ｖ（ｔｈ）がほぼＤ端子のスレッシュホー
ルド電圧に自動調整されることになる。また、前記バッ
ファの代わりにコンパレータを用い、この出力電圧Ｖ
（ｔｈ）と基準電圧の比較によりデジタル信号を得るよ
うに構成しても良い。
【００６０】また、図２８に示すように、位相−電圧変
換回路７の直列トランジスタ回路ににＰチャンネルＭＯ
ＳトランジスタＱ４とＮチャンネルトランジスタＱ５を
付加し、外部からの動作許可信号ＥＮＡＢＬＥにより必
要時以外は回路動作を停止することにより、低電力化が
図れる。
換回路７の直列トランジスタ回路ににＰチャンネルＭＯ
ＳトランジスタＱ４とＮチャンネルトランジスタＱ５を
付加し、外部からの動作許可信号ＥＮＡＢＬＥにより必
要時以外は回路動作を停止することにより、低電力化が
図れる。
【００６１】図２９は、位相−電圧変換回路１７の出力
側にジッタ生成回路４を接続した構成である。尚、この
ジッタ生成回路４は、ノイズ発生源７と増幅回路８とミ
キサー回路９とから構成される既述した図３，図４の構
成であり、ここではその説明は省略する。ジッタ生成回
路４を接続し、スレッシュホールド電圧Ｖ（ｔｈ）にジ
ッタを生じさせることにより、フリップ・フロップ出力
の１または０が出る確率の不確定要素が積極的に増加さ
れ、これにより、一様性を有し、且つ規則性や相関性や
周期性を有しないより完全な自然乱数を容易に生成する
ことができるようになる。次に本発明の第３実施形態を
説明する。図３０に示すように、第３実施形態の乱数発
生装置は、１ｂｉｔのシリアル乱数ＲＮＤを出力するＲ
−Ｓフリップ・フロップ１６と、このＲ−Ｓフリップ・
フロップ１６のＳ端子とＲ端子に接続される遅延回路
２，３と、図示しない位相制御回路５（図１，図２参
照）とで構成されている。
側にジッタ生成回路４を接続した構成である。尚、この
ジッタ生成回路４は、ノイズ発生源７と増幅回路８とミ
キサー回路９とから構成される既述した図３，図４の構
成であり、ここではその説明は省略する。ジッタ生成回
路４を接続し、スレッシュホールド電圧Ｖ（ｔｈ）にジ
ッタを生じさせることにより、フリップ・フロップ出力
の１または０が出る確率の不確定要素が積極的に増加さ
れ、これにより、一様性を有し、且つ規則性や相関性や
周期性を有しないより完全な自然乱数を容易に生成する
ことができるようになる。次に本発明の第３実施形態を
説明する。図３０に示すように、第３実施形態の乱数発
生装置は、１ｂｉｔのシリアル乱数ＲＮＤを出力するＲ
−Ｓフリップ・フロップ１６と、このＲ−Ｓフリップ・
フロップ１６のＳ端子とＲ端子に接続される遅延回路
２，３と、図示しない位相制御回路５（図１，図２参
照）とで構成されている。
【００６２】ここで、図３１はＮチャンネルＭＯＳトラ
ンジスタとＰチャンネルＭＯＳトランジスタで構成した
前記Ｒ−Ｓフリップ・フロップの内部回路を示してお
り、トランジスタＱ１〜Ｑ４によりＳ側のＮＡＮＤゲー
ト回路が、またトランジスタＱ５〜Ｑ８によりＲ側のＮ
ＡＮＤゲート回路が構成されている。
ンジスタとＰチャンネルＭＯＳトランジスタで構成した
前記Ｒ−Ｓフリップ・フロップの内部回路を示してお
り、トランジスタＱ１〜Ｑ４によりＳ側のＮＡＮＤゲー
ト回路が、またトランジスタＱ５〜Ｑ８によりＲ側のＮ
ＡＮＤゲート回路が構成されている。
【００６３】例えば、Ｒ−Ｓフリップ・フロップのよう
なエッジトリガ型のフリップ・フロップでは、Ｓ側入力
信号とＲ側入力信号の立ち上がりの位相差を０に近づけ
るとメタステーブル現象が発生することが知られてお
り、この現象が発生するとフリップ・フロップ出力が確
定するまでに時間を要し、一定時間後の出力状態は、０
か１、またはスレッシュホールド電圧を保持、または発
振状態の何れかとなる。本実施形態は、このメタステー
ブル現象を積極的に利用して自然乱数を生成するもので
ある。
なエッジトリガ型のフリップ・フロップでは、Ｓ側入力
信号とＲ側入力信号の立ち上がりの位相差を０に近づけ
るとメタステーブル現象が発生することが知られてお
り、この現象が発生するとフリップ・フロップ出力が確
定するまでに時間を要し、一定時間後の出力状態は、０
か１、またはスレッシュホールド電圧を保持、または発
振状態の何れかとなる。本実施形態は、このメタステー
ブル現象を積極的に利用して自然乱数を生成するもので
ある。
【００６４】即ち、本実施形態では、図３２に示すよう
に、図３１の回路構成において、Ｓ側のＮＡＮＤゲート
回路の電源Ｖｃｃ側にＰチャンネルＭＯＳトランジスタ
Ｑ１０を、またＧＮＤ側にＮチャンネルＭＯＳトランジ
スタＱ９を各々直列に接続すると共に、これらトランジ
スタＱ９，Ｑ１０のゲートにノイズ発生源７と増幅回路
８を接続し、当該増幅ノイズ信号によりＳ側のＮＡＮＤ
ゲート回路のスレッシュホールド電圧を変化するように
構成した。尚、端子Ｓには遅延回路２の出力が、端子Ｒ
には遅延回路３の出力が接続される。また、図３３は、
Ｓ側、Ｒ側双方のＮＡＮＤゲート回路に上記回路を付加
し、それぞれに別々の増幅ノイズ信号を入力するように
構成したものである。
に、図３１の回路構成において、Ｓ側のＮＡＮＤゲート
回路の電源Ｖｃｃ側にＰチャンネルＭＯＳトランジスタ
Ｑ１０を、またＧＮＤ側にＮチャンネルＭＯＳトランジ
スタＱ９を各々直列に接続すると共に、これらトランジ
スタＱ９，Ｑ１０のゲートにノイズ発生源７と増幅回路
８を接続し、当該増幅ノイズ信号によりＳ側のＮＡＮＤ
ゲート回路のスレッシュホールド電圧を変化するように
構成した。尚、端子Ｓには遅延回路２の出力が、端子Ｒ
には遅延回路３の出力が接続される。また、図３３は、
Ｓ側、Ｒ側双方のＮＡＮＤゲート回路に上記回路を付加
し、それぞれに別々の増幅ノイズ信号を入力するように
構成したものである。
【００６５】上記構成において、ＮＡＮＤゲート回路の
スレッシュホールド電圧を変化することにより、フリッ
プ・フロップ出力をメタステーブル状態より即時に１ま
たは０の安定した状態にすることができる。そして、乱
数データＲＮＤが前記位相制御回路５によって監視さ
れ、フリップ・フロップ出力の１または０の出現率が一
定（例えば、５０％）になるように二つの入力信号の位
相差が自動調整される。
スレッシュホールド電圧を変化することにより、フリッ
プ・フロップ出力をメタステーブル状態より即時に１ま
たは０の安定した状態にすることができる。そして、乱
数データＲＮＤが前記位相制御回路５によって監視さ
れ、フリップ・フロップ出力の１または０の出現率が一
定（例えば、５０％）になるように二つの入力信号の位
相差が自動調整される。
【００６６】以上説明した第３実施形態では、乱数発生
用のフリップ・フロップ（メタステーブル現象を起こさ
せるフリップ・フロップ）としてＲ−Ｓフリップ・フロ
ップ１６を用いたが、本発明はこれのみに限定されるも
のではなく、これ以外のフリップ・フロップ（例えば、
Ｄタイプフリップ・フロップ等）で同等の機能を実現す
ることも勿論可能である。
用のフリップ・フロップ（メタステーブル現象を起こさ
せるフリップ・フロップ）としてＲ−Ｓフリップ・フロ
ップ１６を用いたが、本発明はこれのみに限定されるも
のではなく、これ以外のフリップ・フロップ（例えば、
Ｄタイプフリップ・フロップ等）で同等の機能を実現す
ることも勿論可能である。
【００６７】また、図示しないが、既述した第１〜第３
実施形態のシリアル型の乱数発生装置１０をＰ個並列に
配置することにより、個々の乱数発生装置１０間の相互
関係が一切存在しないＰｂｉｔ構成の並列型乱数発生装
置を構成することができる。
実施形態のシリアル型の乱数発生装置１０をＰ個並列に
配置することにより、個々の乱数発生装置１０間の相互
関係が一切存在しないＰｂｉｔ構成の並列型乱数発生装
置を構成することができる。
【００６８】さらに、上記したシリアル型の乱数発生装
置や並列型乱数発生装置を用いて確率発生装置を構成す
れば、規則性、相関性、周期性を有さない理想的な確率
を生成することができる。
置や並列型乱数発生装置を用いて確率発生装置を構成す
れば、規則性、相関性、周期性を有さない理想的な確率
を生成することができる。
【００６９】以上のように、本発明の各回路は、ＭＯＳ
トランジスタを使用してデジタル構成したので、ＬＳＩ
化への対応が容易で生産性に優れ、科学技術計算、ゲー
ム機、暗号処理等、ハイテク産業への用途に対して大量
の乱数および確率データを高速に、且つ、安価に供給す
ることができるものである。
トランジスタを使用してデジタル構成したので、ＬＳＩ
化への対応が容易で生産性に優れ、科学技術計算、ゲー
ム機、暗号処理等、ハイテク産業への用途に対して大量
の乱数および確率データを高速に、且つ、安価に供給す
ることができるものである。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
乱数を生成するフリップ・フロップの入力ラインにジッ
タ生成回路を付加したので、入力信号のジッタにより、
フリップ・フロップの不確定動作範囲が拡がるため乱数
の生成を容易にし、その結果、一様性を有し、且つ規則
性や相関性や周期性を有しないより完全な自然乱数の発
生装置を実現することができる。また、別の構成とし
て、位相調整を電圧に変換し、その電圧変動を回路素子
のスレッシュホールド電圧を利用してデジタル化するこ
とにより乱数を発生するようにしたので、一様性を有
し、且つ規則性や相関性や周期性を有しないより完全な
自然乱数の発生装置を実現することができる。さらに、
別の構成として、フリップ・フロップのメタステーブル
現象を利用することにより乱数を発生するようにしたの
で、一様性を有し、且つ規則性や相関性や周期性を有し
ないより完全な自然乱数の発生装置を実現することがで
きる。
乱数を生成するフリップ・フロップの入力ラインにジッ
タ生成回路を付加したので、入力信号のジッタにより、
フリップ・フロップの不確定動作範囲が拡がるため乱数
の生成を容易にし、その結果、一様性を有し、且つ規則
性や相関性や周期性を有しないより完全な自然乱数の発
生装置を実現することができる。また、別の構成とし
て、位相調整を電圧に変換し、その電圧変動を回路素子
のスレッシュホールド電圧を利用してデジタル化するこ
とにより乱数を発生するようにしたので、一様性を有
し、且つ規則性や相関性や周期性を有しないより完全な
自然乱数の発生装置を実現することができる。さらに、
別の構成として、フリップ・フロップのメタステーブル
現象を利用することにより乱数を発生するようにしたの
で、一様性を有し、且つ規則性や相関性や周期性を有し
ないより完全な自然乱数の発生装置を実現することがで
きる。
【００７１】また、係る構成の乱数発生装置を用いるこ
とにより、全域において一様な確率分布を有する理想的
な確率発生装置を実現でき、科学技術計算、ゲーム機、
或いは暗号化処理等セキュリティを有するハイテク産業
への参入に対し極めて有効となる。
とにより、全域において一様な確率分布を有する理想的
な確率発生装置を実現でき、科学技術計算、ゲーム機、
或いは暗号化処理等セキュリティを有するハイテク産業
への参入に対し極めて有効となる。
【図１】本発明に係る乱数発生装置の第１実施形態を示
す図である。
す図である。
【図２】本発明の第１実施形態に係る乱数発生装置の図
１とは別の構成を示す図である。
１とは別の構成を示す図である。
【図３】本発明に係るジッタ生成回路の構成を示す図で
ある。
ある。
【図４】本発明に係るジッタ生成回路の図３とは別の構
成を示す図である。
成を示す図である。
【図５】ジッタ生成における入出力波形を示す図であ
る。
る。
【図６】本発明に係るノイズ発生源の構成を示す図であ
る。
る。
【図７】本発明に係るノイズ発生源の図６とは別の構成
を示す図である。
を示す図である。
【図８】本発明に係るノイズ発生源の図７とは別の構成
を示す図である。
を示す図である。
【図９】本発明に係るノイズ発生源の図８とは別の構成
を示す図である。
を示す図である。
【図１０】本発明に係るノイズ発生源の図９とは別の構
成を示す図である。
成を示す図である。
【図１１】本発明に係るノイズ発生源の図１０とは別の
構成を示す図である。
構成を示す図である。
【図１２】本発明に係るノイズ発生源の図１１とは別の
構成を示す図である。
構成を示す図である。
【図１３】本発明に係るノイズ発生源の図１２とは別の
構成を示す図である。
構成を示す図である。
【図１４】本発明に係る増幅回路の構成を示す図であ
る。
る。
【図１５】本発明に係る増幅回路の図１４とは別の構成
を示す図である。
を示す図である。
【図１６】本発明に係るジッタ生成回路の回路構成を示
す図である。
す図である。
【図１７】本発明に係るジッタ生成回路の図１６とは別
の回路構成を示す図である。
の回路構成を示す図である。
【図１８】本発明に係るジッタ生成回路の図１７とは別
の回路構成を示す図である。
の回路構成を示す図である。
【図１９】本発明に係るジッタ生成回路の図１８とは別
の回路構成を示す図である。
の回路構成を示す図である。
【図２０】本発明に係るジッタ生成回路の図１９とは別
の回路構成を示す図である。
の回路構成を示す図である。
【図２１】本発明に係るジッタ生成回路の図２０とは別
の回路構成を示す図である。
の回路構成を示す図である。
【図２２】本発明に係るジッタ生成回路の図２１とは別
の回路構成を示す図である。
の回路構成を示す図である。
【図２３】ラッチ回路を付加した本発明に係る乱数発生
装置の要部回路図である。
装置の要部回路図である。
【図２４】ラッチ回路を付加した本発明に係る乱数発生
装置の図２３とは別の要部回路図である。
装置の図２３とは別の要部回路図である。
【図２５】本発明に係る乱数発生装置の第２実施形態を
示す図である。
示す図である。
【図２６】本発明に係る位相−電圧変換回路を示す図で
ある。
ある。
【図２７】図２６の位相−電圧変換回路の動作を示す図
である。
である。
【図２８】本発明に係る位相−電圧変換回路の図２６と
は別の構成を示す図である。
は別の構成を示す図である。
【図２９】本発明の第２実施形態に係る乱数発生装置の
図２５とは別の構成を示す図である。
図２５とは別の構成を示す図である。
【図３０】本発明に係る乱数発生装置の第３実施形態を
示す図である。
示す図である。
【図３１】Ｒ−Ｓフリップ・フロップの内部構成を示す
図である。
図である。
【図３２】本発明の第３実施形態に係るＲ−Ｓフリップ
・フロップの内部構成を示す図である。
・フロップの内部構成を示す図である。
【図３３】本発明の第３実施形態に係る図３２とは別の
Ｒ−Ｓフリップ・フロップの内部構成を示す図である。
Ｒ−Ｓフリップ・フロップの内部構成を示す図である。
【図３４】Ｄタイプフリップ・フロップを示す図であ
る。
る。
【図３５】図３４のフリップ・フロップの動作を示す図
である。
である。
１ フリップ・フロップ ４ ジッタ生成回路 ７ ノイズ発生源 ８ 増幅回路 ９ ミキサー回路 １０ 乱数発生装置 １１ ラッチ手段（Ｒ−Ｓフリップ・フロップ） １２，１３ 積分回路 １４，１５ イネーブル手段（スイッチ回路） １６ Ｒ−Ｓフリップ・フロップ １７ 位相−電圧変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 隆邦 東京都港区新橋５丁目36番11号 いわき電 子株式会社内 (72)発明者 鯉渕 美佐子 東京都港区新橋５丁目36番11号 いわき電 子株式会社内 Ｆターム(参考） 5J049 AA04 AA07 AA08 CA03 5J104 AA01 FA00
Claims (24)
- 【請求項１】 フリップ・フロップに入力する二つの入
力信号の位相差を自動調整してフリップ・フロップ出力
の１または０の出現率が一定になるようにした乱数発生
装置において、 前記フリップ・フロップの入力ラインに、ノイズ発生源
と、当該ノイズを増幅する増幅回路と、当該増幅ノイズ
信号により入力信号にジッタを生じさせるミキサー回路
とから構成されるジッタ生成回路を付加したことを特徴
とする乱数発生装置。 - 【請求項２】 前記フリップ・フロップの双方の入力ラ
インに前記ジッタ生成回路を付加したことを特徴とする
請求項１に記載の乱数発生装置。 - 【請求項３】 前記フリップ・フロップの何れか片方の
入力ラインに前記ジッタ生成回路を付加し、他方の入力
ラインに遅延時間補正用の積分回路を付加したことを特
徴とする請求項１に記載の乱数発生装置。 - 【請求項４】 前記ジッタ生成回路の出力を前記入力信
号の繰り返し周期毎にラッチするラッチ手段を有するこ
とを特徴とする請求項１から請求項３までの何れかに記
載の乱数発生装置。 - 【請求項５】 二つの入力信号の位相差を自動調整して
フリップ・フロップ出力の１または０の出現率が一定に
なるようにした乱数発生装置において、 前記フリップ・フロップのデータ入力ラインに、前記二
つの入力信号の位相差を電圧に変換する位相−電圧変換
回路を付加したことを特徴とする乱数発生装置。 - 【請求項６】 前記位相−電圧変換回路は、動作許容時
のみ作動するイネーブル手段を有することを特徴とする
請求項５に記載の乱数発生装置。 - 【請求項７】 前記位相−電圧変換回路の出力に、ノイ
ズ発生源と、当該ノイズを増幅する増幅回路と、当該増
幅ノイズ信号により入力信号にジッタを生じさせるミキ
サー回路とから構成されるジッタ生成回路を付加したこ
とを特徴とする請求項５または請求項６の何れかに記載
の乱数発生装置。 - 【請求項８】 前記ジッタ生成回路は、動作許容時のみ
作動するイネーブル手段を有することを特徴とする請求
項１から請求項４および請求項７の何れかに記載の乱数
発生装置。 - 【請求項９】 前記ミキサー回路は、積分回路と、当該
積分出力信号および前記増幅ノイズ信号をそれぞれ入力
とする直列Ｐチャンネルトランジスタ回路と直列Ｎチャ
ンネルトランジスタ回路の直列接続回路とで構成される
ことを特徴とする請求項１から請求項４および請求項７
の何れかに記載の乱数発生装置。 - 【請求項１０】 前記ミキサー回路は、また、前記増幅
ノイズ信号と前記入力信号の合成信号を入力とするＮチ
ャンネルトランジスタとＰチャンネルトランジスタの直
列トランジスタ回路で構成されることを特徴とする請求
項１から請求項４よび請求項７の何れかに記載の乱数発
生装置。 - 【請求項１１】 Ｒ−Ｓフリップフロップに入力する二
つの入力信号の位相差を自動調整してフリップ・フロッ
プ出力の１または０の出現率が一定になるようにした乱
数発生装置において、 前記Ｒ−Ｓフリップ・フロップを構成する内部トランジ
スタ回路のＲ側ゲート回路、もしくはＳ側ゲート回路の
電源側にＰチャンネルトランジスタを、またＧＮＤ側に
Ｎチャンネルトランジスタを各々直列に接続すると共
に、前記ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタの入力にノイズ発生源と当該ノイズを増幅する
増幅回路を接続し、当該増幅ノイズ信号により一方の前
記ゲート回路のスレッシュホールド電圧を変化すること
を特徴とする乱数発生装置。 - 【請求項１２】 Ｒ−Ｓフリップフロップに入力する二
つの入力信号の位相差を自動調整してフリップ・フロッ
プ出力の１または０の出現率が一定になるようにした乱
数発生装置において、 前記Ｒ−Ｓフリップ・フロップを構成する内部トランジ
スタ回路のＲ側ゲート回路、およびＳ側ゲート回路の電
源側にＰチャンネルトランジスタを、またＧＮＤ側にＮ
チャンネルトランジスタを各々直列に接続すると共に、
前記ＰチャンネルトランジスタとＮチャンネルトランジ
スタの入力にノイズ発生源と、当該ノイズを増幅する増
幅回路を接続し、当該増幅ノイズ信号により双方の前記
ゲート回路のスレッシュホールド電圧を変化することを
特徴とする乱数発生装置。 - 【請求項１３】 前記増幅回路は、コンデンサと抵抗に
よる直列入力回路と、ＰチャンネルトランジスタとＮチ
ャンネルトランジスタの直列回路とで構成され、且つ、
当該トランジスタ回路の入力−出力間に抵抗を介在した
ことを特徴とする請求項１から請求項４および請求項７
および請求項１１および請求項１２の何れかに記載の乱
数発生装置。 - 【請求項１４】 前記増幅回路は、また、コンデンサと
抵抗による直列入力回路と、Ｐチャンネルトランジスタ
とＮチャンネルトランジスタの直列回路とで構成され、
且つ、当該トランジスタ回路の入力−出力間に抵抗とコ
ンデンサを並列に介在したことを特徴とする請求項１か
ら請求項４および請求項７および請求項１１および請求
項１２の何れかに記載の乱数発生装置。 - 【請求項１５】 前記増幅回路を多段直列に接続して成
る請求項１３または請求項１４の何れかに記載の乱数発
生装置。 - 【請求項１６】 前記ノイズ発生源は、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタを直列に接続す
ると共に、入力−出力間を短絡して構成されることを特
徴とする請求項１から請求項４および請求項７および請
求項１１および請求項１２の何れかに記載の乱数発生装
置。 - 【請求項１７】 前記ノイズ発生源は、また、Ｐチャン
ネルトランジスタとＮチャンネルトランジスタを直列に
接続すると共に、入力−出力間に抵抗を介在して構成さ
れることを特徴とする請求項１から請求項４および請求
項７および請求項１１および請求項１２の何れかに記載
の乱数発生装置。 - 【請求項１８】 前記ノイズ発生源は、また、Ｐチャン
ネルトランジスタとＮチャンネルトランジスタを直列に
接続し、入力−出力間に抵抗を介在すると共に、入力−
ＧＮＤ間に抵抗とコンデンサによる直列回路を介在して
構成されることを特徴とする請求項１から請求項４およ
び請求項７および請求項１１および請求項１２の何れか
に記載の乱数発生装置。 - 【請求項１９】 前記ノイズ発生源は、また、Ｐチャン
ネルトランジスタとＮチャンネルトランジスタを直列に
接続し、入力−出力間に抵抗を介在すると共に、入力−
電源間に抵抗とコンデンサによる直列回路を介在して構
成されることを特徴とする請求項１から請求項４および
請求項７および請求項１１および請求項１２の何れかに
記載の乱数発生装置。 - 【請求項２０】 前記ノイズ発生源は、また、Ｎチャン
ネルトランジスタの入力−出力間を短絡すると共に、出
力−電源間に抵抗を介在して構成されることを特徴とす
る請求項１から請求項４および請求項７および請求項１
１および請求項１２の何れかに記載の乱数発生装置。 - 【請求項２１】 前記ノイズ発生源は、また、Ｎチャン
ネルトランジスタの入力−出力間と出力−電源間にそれ
ぞれ抵抗を介在して構成されることを特徴とする請求項
１から請求項４および請求項７および請求項１１および
請求項１２の何れかに記載の乱数発生装置。 - 【請求項２２】 前記ノイズ発生源は、また、Ｐチャン
ネルトランジスタの入力−出力間を短絡すると共に、出
力−ＧＮＤ間に抵抗を介在して構成されることを特徴と
する請求項１から請求項４および請求項７および請求項
１１および請求項１２の何れかに記載の乱数発生装置。 - 【請求項２３】 前記ノイズ発生源は、また、Ｐチャン
ネルトランジスタの入力−出力間と出力−ＧＮＤ間にそ
れぞれ抵抗を介在して構成されることを特徴とする請求
項１から請求項４および請求項７および請求項１１およ
び請求項１２の何れかに記載の乱数発生装置。 - 【請求項２４】 請求項１から請求項２３までの何れか
に記載の乱数発生装置を用いて構成されることを特徴と
する確率発生装置。
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| KR1020027013415A KR100806151B1 (ko) | 2001-02-07 | 2002-01-31 | 난수 발생 장치 및 확률 발생 장치 |
| DE60234084T DE60234084D1 (de) | 2001-02-07 | 2002-01-31 | Zufallszahlengenerator und wahrscheinlichkeitsgenerator |
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|---|---|
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Cited By (8)
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|---|---|---|---|---|
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| JP2008052545A (ja) * | 2006-08-25 | 2008-03-06 | Seiko Instruments Inc | 乱数発生回路 |
| US7424500B2 (en) | 2003-06-24 | 2008-09-09 | Renesas Technology Corp. | Random number generator with ring oscillation circuit |
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| JP2016174279A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社東芝 | データ生成装置および認証システム |
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