JP2016530799A - 耐プロセス変動の自己校正オンチップ発振器 - Google Patents

Abstract

基準パルスを発生する基準振動手段と、出力パルスを発生する校正すべき発振手段と、基準パルスおよび出力パルスを受信し、受信した基準パルスおよび出力パルスに応じて校正すべき発振手段に対応の校正信号を送信し、出力パルスに対して周波数校正を行うように、校正すべき発振手段を制御する自己校正論理制御手段と、を同一のチップに集積した、耐プロセス変動の自己校正オンチップ発振器を提供する。チップ内集積可能な基準発振手段で周波数の校正に必要な基準パルスを提供し、校正が完了した後に基準発振手段をオフして、出力周波数に対するチップ内の自己校正が実現され、チップ外の校正が避けられ、チップの製造コストの低下には有利である。且つ、ハードウェア構造が簡単であり、実現しやすくて、校正を行わない時に基準発振手段をオフして、チップの消費電力が低下した。

Description

本発明は集積回路領域に関し、特に耐プロセス変動のオンチップ発振器に関する。

移動電子製品や無線センサネットワークノード及びバイオチップなどによる省エネルギー及び小型化の要求を満たすため、低消費電力化及び高集積度化が既に今後ＣＭＯＳ集積回路開発の主流になっていた。デジタル回路、引いては幾つかのアナログ回路の構成要素の一つとして、クロック発生器は、その消費電力と正確度と集積度が注目してきた。

水晶発振器は高精度及び高安定性を持つ発振器であるが、チップの内部に集積することができないため、使用コスト及びスペース消耗が増えた。近年、半導体プロセスの発展に伴い、標準ＣＭＯＳプロセスでの正確なクロック源のオンチップ集積が産業界と学術界により広く注目されている。現在、一般的なクロック源のオンチップ集積は、ＬＣ発振器のオンチップ集積と、ＲＣ発振器のオンチップ集積と、リング発振器のオンチップ集積という三種類に分けられている。

ＬＣ発振器は、水晶発振器に同等の正確度と位相ノイズ性能を提供できるが、標準ＣＭＯＳプロセスで大きいインダクタンスが実現できないため、低い発振周波数を得るために、別途の高速分周器が必要であり、その結果、消費電力を１００ｕＷ以下にするのは難しくなった。

ＲＣ発振器は消費電力が低いため、低周波数用途に適しているが、ＣＭＯＳプロセスによるオンチップ集積抵抗とコンデンサのプロセスの離散が大きいという問題があるため、ＲＣ発振器の出力周波数はプロセス変動による影響が大きく、典型的なＣＭＯＳプロセスにおけるプロセスの離散による周波数変化が５０％に達する場合もある。

リング発振器は、高周波数用途に適し、特別な設計により、その正確度を顕著に向上させることができる。シミュレーションデータから分かるように、標準ＣＭＯＳプロセスにおいて、特別な構成を持つリング発振器の周波数はプロセス変動による影響が小さく、バイアス電流を発生するバイアス抵抗がチップ外に設けられる場合、リング発振器の出力周波数のプロセスに伴う変化を±２％以内にすることができる。公開番号がＣＮ１６６９２２１Ａである中国特許文献は、異なるプロセスと電圧と温度（Process Voltage Temperature，PVT）の条件での出力周波数の変化が１０％より小さい電流制御リング発振器を開示したが、このような発振器は周波数が高く、消費電力が大きいである。

公開番号がＣＮ１１３５１１８Ａである中国特許文献は、リング発振器の周波数が目標周波数に一致するまで、チップ内のリング発振器のバイアス電流を設定する周波数制御ループを持つリング発振器を開示した。このようなチップ外の校正による方法では、正確な発振周波数が得られるが、電流補償法における電流設定の方法が複雑であり、且つチップ外の校正を採用しているため、チップごとに製造が完了した後、別途の校正を一回行う必要があり、これにより、チップ全体のコストが増えた。

中国特許出願公開第ＣＮ１６６９２２１Ａ号明細書 中国特許出願公開第ＣＮ１１３５１１８Ａ号明細書

本発明は、オンチップ発振器の出力周波数はプロセス変動による影響が大きいという課題を解決するために、耐プロセス変動の自己校正オンチップ発振器を提供することを目的とする。

基準パルスを発生する基準発振手段と、
出力パルスを発生する校正すべき発振手段と、
基準パルスおよび出力パルスを受信し、受信した基準パルスおよび出力パルスに応じて校正すべき発振手段に対応の校正信号を送信し、出力パルスに対して周波数校正を行うように、校正すべき発振手段を制御する自己校正論理制御手段と、
を同一のチップに集積した、耐プロセス変動の自己校正オンチップ発振器である。

本発明の自己校正オンチップ発振器は、基準発振手段をチップ内に設けており、この基準発振手段の出力を基準パルスとして、自己校正論理制御手段の制御により、校正すべき発振手段によって発生する出力パルスを校正することで、出力パルスの周波数校正を実現し、発振器の出力パルスの発振周波数が必要な発振周波数に等しくする。

また、前記自己校正論理制御手段は、受信した基準パルスおよび出力パルスに応じて、校正すべき発振手段に対応の制御信号を送信して、基準発振手段をオンオフする。校正が完成した後に基準発振手段をオフするため、消費電力を低下させることができる。前記基準発振手段は、
基準パルスを発生するリング発振器と、
リング発振器にバイアス電流を提供する電流発生器と、
前記制御信号を受信し、リング発振器および電流発生器をオンオフするスリープトランジスタと、を備える。

前記基準発振手段は、電流発生器によって提供される電流値が絶対温度に比例し、つまりＰＴＡＴ（proportional to absolute temperature）電流となり、リング発振器に対して温度補償を行うことにより、温度ドリフトを克服して、リング発振器の出力パルス周波数が安定になるとともに、基準発振手段のチップ内集積が実現でき、チップ外の発振器で基準パルスを提供することが避けられ、校正すべき発振手段に対するチップ内の自己校正が図る。

前記校正すべき発振手段は、
出力パルスを発生する弛張発振器と、
弛張発振器に基本バイアス電流を提供する基本バイアス電流ステージと、
校正信号を受信し、Ｎ個の制御可能なバイアス電流ステージを備えるバイアス電流アレイと、を備え、
前記制御可能な電流ステージは制御スイッチが設けられ、受信した校正信号に応じて対応の制御可能な電流ステージをオンオフし、出力パルスに対して周波数校正を行う。

弛張発振器に基づく校正すべき発振器出力手段を用いることにより、低周波数の出力が実現でき、低周波数の用途に適し、且つ消費電力が低くなる。基本バイアス電流により弛張発振器に基本バイアス電流を提供することにより、弛張発振器に基本的な発振周波数を確保し、その周波数が目標周波数に一致するように、バイアス電流アレイで弛張発振器に対して周波数校正を行う。

前記自己校正論理制御手段は、
出力パルスの１又は複数の周期内の基準パルスの数をカウントするカウンターと、
カウント結果をラッチし、カウント結果に基づいて校正信号および制御信号に値を与える出力モジュールと、
出力パルスのカウンターに進入する時間を遅延する遅延モジュールと、
チップに電源投入する時に、チップを初期化させる電源投入リセットモジュールと、を備える。

チップ（オンチップ発振器）に電源投入してから、電源投入リセットモジュールがカウンターと遅延モジュールをクリアすると同時に、出力モジュールは校正信号と制御信号に値を与え、校正すべき手段におけるバイアス電流アレイおよび基準発振手段をオンさせることにより、自己校正が順調に起動することを保障する。それと同時に、出力パルスが遅延モジュールによってある程度遅延され、その結果、カウント時のチップ上の安定性が確保され、校正の正確性が保障される。

また、前記カウンターがＮ位のＤフリップフロップからなる加算カウンターであることが望ましい。回路構成が簡単であり、実現しやすく、且つコストが低いである。

また、前記校正信号がＮ位の二進デジタル信号であることが望ましい。Ｎ位の二進デジタル信号により校正すべき発振手段におけるＮ個の制御可能なバイアス電流ステージそれぞれのオンオフを制御する。

また、前記Ｎ個の制御可能なバイアス電流ステージによるバイアス電流が段階的に変化していることが望ましい。当該段階的な変化の勾配は、オンチップ発振器における弛張発振器の出力周波数のプロセス変動による影響の大きさ、および基準周波数に応じて設定され、バイアス電流の段階的な変化により、制御可能なバイアス電流ステージごとがオンする時に対応する周波数増加量が段階的に変化することになり、校正の精度が保障される。

上記Ｎの値が同じである。

本発明に係る耐プロセス変動の自己校正オンチップ発振器における自己校正過程は、下記の通りである。

チップ初期化ステップ：チップに電源投入した後、電源投入リセット回路がチップの初期化を行い、カウンターと遅延モジュールをゼロクリアし、校正信号を「１」にセットし、校正すべき手段におけるバイアス電流アレイをオフさせ、制御信号を「０」にセットし、基準発信手段をオンすることにより、校正の準備をしておく。

カウントステップ：チップの電源投入の初期化を行った後、出力パルスが遅延モジュールで遅延されてから、カウンターに進入し、カウントを開始して、基準パルスで出力パルスの１又は複数の発振周期をカウントし、１又は複数の出力パルスの周期が経た後、カウントを終了する。

ラッチステップ：カウントが完了した後、チップが再び電源投入されるまで、出力手段はカウント結果をラッチする。

信号に値を与えるステップ：カウントが完了した後、出力手段は、ラッチされたカウント結果に応じて校正信号に値を与え、バイアス電流アレイにより出力パルスに対する周波数校正を行うと同時に、制御信号を「１」にセットし、スリープトランジスタにより基準発信手段をオフする。

本発明による耐プロセス変動の自己校正オンチップ発振器によれば、出力パルスの周波数に対するプロセス変動の影響が低下される。チップ内の集積が可能な基準発振手段で周波数校正に必要な基準パルスを提供し、校正が完了した後に基準発振手段をオフすることにより、出力周波数に対するチップ内の自己校正が実現され、そして、シミュレーションデータから、校正前後の校正すべき発振器の出力周波数の異なるプロセス角での離散が３０％から６％まで低下したことが分かる。これはチップの製造コストダウンに有利であり、且つハードウェア構造が簡単となり、実現しやすいである。さらに、校正が完了した後に基準発振手段をオフするのは、チップの消費電力の低下に有利である。

図１は本発明の耐プロセス変動の自己校正オンチップ発振器の構成ブロック図である。 図２は本実施例の基準発振手段の回路原理図である。 図３は本実施例の校正すべき発振手段の回路原理図である。

以下、本発明による耐プロセス変動の自己校正オンチップ発振器について具体的な実施例を参照してさらに詳細に述べる。

図１に示すように、プロセス変動の自己校正オンチップ発振器は、
基準パルスを発生するリング発振器と、リング発振器にバイアス電流を提供する電流発生器と、リング発振器および電流発生器をオンオフするスリープトランジスタと、を備え、基準パルスを発生する基準発振手段と、
出力パルスを発生する弛張発振器と、弛張発振器に基本バイアス電流を提供する基本バイアス電流ステージと、校正信号を受信し、それぞれの信号受信端に制御スイッチが設けられる四つの制御可能なバイアス電流ステージを有し、受信した校正信号に応じて対応の制御可能なバイアス電流ステージのオンオフを制御して、出力パルスに対して周波数校正を行うバイアス電流アレイと、を備え、四つの制御可能なバイアス電流ステージの出力電流値が段階的に変化しており、出力パルスを発生する校正すべき発振手段と、
１つ又は複数の出力対パルス周期内の基準パルスの数をカウントし、４位のＤフリップフロップからなるアナログ１６位加算カウンターであるカウンターと、カウント結果をラッチし、カウント結果に基づいて校正信号および制御信号に値を与える出力モジュールと、チップに電源投入する時に、チップを初期化する電源投入リセットモジュールと、出力パルスのカウンターに進入する時間を遅延し、カウンターがカウントする時に既にチップに電源投入されて安定になったことを確保する遅延モジュールと、を備え、
前記基準パルスおよび出力パルスを受信し、受信した基準パルスおよび出力パルスに応じて校正すべき発振手段におけるバイアス電流アレイにそれぞれ対応の校正信号を送信し、基準発振手段におけるスリープトランジスタに制御信号を送信する自己校正論理制御手段と、
を同一のチップに集積した。

ただし、基準発振手段と校正すべき発振手段の回路原理がそれぞれ図２，３に示され、ここで、図３におけるＶＨとＶＬはハイレベルとローレベルであり、弛張発振器の出力周波数がある程度決定でき、実際の応用において、必要に応じて柔軟に配置することができ、本実施例には、それぞれＶＨ＝３Ｖ且つＶＬ＝１Ｖである。

以下、本実施例による自己校正オンチップ発振器の自己校正過程を詳細に説明し、ここで、発振器チップの出力パルスの目標周波数をｆ０、基準パルスＣＬＫｒｅｆの周波数を６４ｆ０、弛張発振器の校正前の出力パルスＣＬＫの周波数をｆ＝６４／６７ｆ０、弛張発振器により出力された周波数変化の、プロセス変動に対する周波数偏差を２０％より小さく且つ目標周波数より小さいものとする。制御信号をＦｉｎｉｓｈとし、校正信号をＣａｌ［０：３］，Ｃａｌ［ｎ］＝０（ｎ＝０．．３）とする場合、対応の制御可能な電流ステージがオンとなる時、発振器の出力パルスの周波数の、校正前の出力パルスに対する周波数の増加は２ｎ／６４という式を満たす。

チップ初期化：チップに電源投入した後、電源投入リセット回路がリセット信号を発生してチップを初期化し、カウンターと遅延回路をゼロクリアし、校正信号を「１」にセットし、制御信号を「０」にセットして、つまり、Ｃａｌ［０：３］＝１１１１，Ｆｉｎｉｓｈ＝０となり、校正すべき手段におけるバイアス電流アレイがオフされ、基準発信手段がオンされる。

カウント：チップに電源投入して初期化した後、出力パルスが遅延モジュールで５ｍｓ遅延されてから、カウンターに進入し、カウントを開始し、基準パルスで出力パルスの一つの発振周期をカウントし、一つの出力パルスの周期を経た後、カウントを終了する。本実施例では、カウンターのカウント結果が００１１であり、カウンターが４回オーバーフローした。

ラッチ：カウントが完了した後、出力手段がカウント結果である００１１をラッチする。

信号に値を与える：出力手段は出力手段にラッチしたカウント結果に応じて校正信号Ｃａｌ［０：３］に、Ｃａｌ［０：３］＝００１１となるように、値を与え、バイアス電流アレイにおけるＣａｌ［０］とＣａｌ［１］に対応の制御可能なバイアス電流ステージをオンさせ、出力パルスの周波数校正を完成し、目標周波数ｆ０となるように、出力パルスの周波数を増加させる。それと同時に、出力手段は制御信号を「１」にセットし、つまりＦｉｎｉｓｈ＝１になり、スリープトランジスタがオフされ、リング発振器と電流発生器がパワーオフされる。

再び電源投入すると、オンチップ発振器におけるバイアス電流アレイの動作状態がそのまま維持され、これにより、次回電源投入してチップが再び初期化されるまで、出力パルスの周波数が一定に保つことになっている。

以上は本発明の実施の形態に過ぎず、本発明の保護範囲はこれに限定されるものではなく、当業者が本発明の主旨の技術範囲において簡単に予想しうる変化や置換などは、全てその保護範囲に属すると理解すべきである。

Claims (8)

1. 基準パルスを発生する基準振動手段と、
   出力パルスを発生する校正すべき発振手段と、
   基準パルスおよび出力パルスを受信し、受信した基準パルスおよび出力パルスに応じて校正すべき発振手段に対応の校正信号を送信し、出力パルスに対して周波数校正を行うように、校正すべき発振手段を制御する自己校正論理制御手段と、
   を同一のチップに集積したことを特徴とする耐プロセス変動の自己校正オンチップ発振器。
2. 前記自己校正論理制御手段はさらに、受信した基準パルスおよび出力パルスに応じて、校正すべき発振手段に対応の制御信号を送信して、基準発振手段をオンオフする、請求項１に記載の耐プロセス変動の自己校正オンチップ発振器。
3. 前記基準発振手段は、
   基準パルスを発生するリング発振器と、
   リング発振器にバイアス電流を提供する電流発生器と、
   前記制御信号を受信し、リング発振器および電流発生器をオンオフするスリープトランジスタと、を備える、請求項２に記載の耐プロセス変動の自己校正オンチップ発振器。
4. 前記校正すべき発振手段は、
   出力パルスを発生する弛張発振器と、
   弛張発振器に基本バイアス電流を提供する基本バイアス電流ステージと、
   校正信号を受信し、Ｎ個の制御可能なバイアス電流ステージを備えるバイアス電流アレイと、を備え、
   前記制御可能なバイアス電流ステージは制御スイッチが設けられ、受信した校正信号に応じて対応の制御可能な電流ステージをオンオフし、出力パルスに対して周波数校正を行う、請求項３に記載の耐プロセス変動の自己校正オンチップ発振器。
5. 前記自己校正論理制御手段は、
   出力パルスの１又は複数の周期内の基準パルスの数をカウントするカウンターと、
   カウント結果をラッチし、カウント結果に基づいて校正信号および制御信号に値を与える出力モジュールと、
   出力パルスのカウンターに進入する時間を遅延する遅延モジュールと、
   チップに電源投入する時に、チップを初期化させる電源投入リセットモジュールと、を備える、請求項４に記載の耐プロセス変動の自己校正オンチップ発振器。
6. 前記カウンターはＮ位のＤフリップフロップからなる加算カウンターである、請求項５に記載の耐プロセス変動の自己校正オンチップ発振器。
7. 前記校正信号はＮ位の二進デジタル信号であり、校正すべき発振手段におけるＮ個の制御可能なバイアス電流ステージそれぞれのオンオフを制御する、請求項４に記載の耐プロセス変動の自己校正オンチップ発振器。
8. 前記Ｎ個の制御可能なバイアス電流ステージによるバイアス電流値が段階的に変化している、請求項７に記載の耐プロセス変動の自己校正オンチップ発振器。

Images