CN106374881B - 一种快启动低功耗时钟振荡器 - Google Patents

一种快启动低功耗时钟振荡器 Download PDF

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Abstract

本发明公开一种快启动超低功耗时钟振荡器，包括振荡电路、振荡控制电路、偏置电流源和快速启动控制电路，所述偏置电流源的输出端与振荡电路的输入端连接，所述振荡电路的输出端与振荡控制电路的输入端连接，所述快速启动控制电路的输出端与偏置电流源的输入端连接；所述振荡控制电路包括多个门电路，所述快速启动控制电路包括多个D触发器和多个门电路；所述偏置电流源包括电流源负载，所述电流源负载包括截止型MOS晶体管。本发明采用包括逻辑门电路的快速启动控制电路，使得时钟振荡器能够快速建立起时钟信号，保证了时钟振荡器的稳定性；采用晶体管作为偏置电流源的负载，节省芯片面积，且无需增加控制端口和外部元件，整个时钟振荡器的功耗低。

Description

一种快启动低功耗时钟振荡器
技术领域
本发明涉及时钟振荡器，尤其涉及一种快启动低功耗时钟振荡器。
背景技术
随着半导体集成电路的发展，越来愈多的电路模块集成到芯片内部，随着全球消费电子需求的热涨，对产品性质的要求越来越高，对低功耗的要求越来越严格。在常见的微控制器中，时钟模块通常是不可或缺的，微控制器在不同工作状态下需要不同频率时钟来驱动，一般在微控制器进入睡眠状态时，需将慢速时钟振荡模块打开，出于低功耗设计考虑，通常需要将时钟振荡模块的偏置电流设计得比较小，通常在几十纳安左右，这么小的偏置电流使得慢时钟要经过很长时间才能建立起时钟信号。现有低功耗时钟振荡器为了达到低功耗节能的目的，时钟模块中所有支路的电流设置得非常小，由于充电电容以及寄生电容的存在，会导致时钟振荡器的建立过程比较缓慢，为了过滤掉这部分杂散信号，通常做法是对这部分信号进行时序处理，由于稳定时间通常在几十毫秒，要保证时钟信号足够稳定，需要消耗大量的逻辑资源，芯片面积会随之增加。
发明内容
为了解决上述技术问题，本发明的目的是提供一种稳定的快启动低功耗时钟振荡器。
本发明所采用的技术方案是一种快启动超低功耗时钟振荡器，包括振荡电路、振荡控制电路、偏置电流源和快速启动控制电路，所述偏置电流源的输出端与振荡电路的输入端连接，所述振荡电路的输出端与振荡控制电路的输入端连接，所述快速启动控制电路的输出端与偏置电流源的输入端连接；所述振荡控制电路包括多个门电路，所述快速启动控制电路包括多个D触发器和多个门电路；所述偏置电流源包括电流源负载，所述电流源负载包括截止型MOS管。
进一步地，所述振荡电路包括第五偏置NMOS晶体管M5、第六偏置NMOS晶体管M6、第一NMOS晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、PMOS晶体管M4、第一充放电电容C1和第二充放电电容C2，所述第五偏置NMOS晶体管M5的栅极与偏置电压VBIAS连接、第五偏置NMOS晶体管M5的源极分别与第一充放电电容C1的一端和第一NMOS晶体管M1的漏极连接，所述第一充放电电容C1的另一端接电源地，所述第一NMOS晶体管M1的栅极用于接入第一振荡控制电压VA、第一NMOS晶体管M1的源极接电源地，所述第六偏置NMOS晶体管M6的栅极与偏置电压VBIAS连接、第六偏置NMOS晶体管M6的源极分别与第二充放电电容C2的一端和第二NMOS晶体管M2的漏极连接，所述第二充放电电容C2的另一端接电源地，所述第二NMOS晶体管M2的栅极用于接入第二振荡控制电压VB、第二NMOS晶体管M2的源极接电源地，所述第三PMOS晶体管M3的栅极用于接入第一振荡控制电压VA、第三PMOS晶体管M3的源极与偏置电流源的输出端连接、第三PMOS晶体管M3的漏极与第五偏置NMOS晶体管M5的漏极连接，所述第四PMOS晶体管M4的栅极用于接入第二振荡控制电压VB、第四PMOS晶体管M4的源极与偏置电流源的输出端连接、第四PMOS晶体管M4的漏极与第六偏置NMOS晶体管M6的漏极连接。
进一步地，所述偏置电流源包括偏置电流电路，所述偏置电流电路包括第七NMOS晶体管M7、第八NMOS晶体管M8、第九PMOS晶体管M9、第十PMOS晶体管M10，第十一NMOS晶体管M0和电阻R1，所述第九PMOS晶体管M9的源极接电源电压，所述第十PMOS晶体管M10的源极接电源电压，所述第九PMOS晶体管M9的漏极与第七NMOS晶体管M7的漏极连接，所述第九PMOS晶体管M9的栅极接收快速启动控制电路的输出信号，所述第七NMOS晶体管M7的栅极与漏极连接，所述第七NMOS晶体管M7的栅极与偏置电压VBIAS连接，所述第七NMOS晶体管M7的源极与第十一NMOS晶体管M0的漏极连接，所述第十一NMOS晶体管M0的漏极与栅极连接，所述第十一NMOS晶体管M0的源极接电源地，所述第十PMOS晶体管M10的漏极与所述偏置第八NMOS晶体管M8的漏极连接，所述第八NMOS晶体管M8的栅极与偏置电压VBIAS连接，所述第八NMOS晶体管M8的源极通过电阻R1接电源地。
进一步地，所述振荡控制电路包括第一与非门U1、第二与非门U2、第一非门A1、第二非门A2和第三非门A3，所述第一与非门U1与第二与非门U2构成SR锁存器，所述第一与非门U1的第一输入端与第六偏置NMOS晶体管M6的漏极连接，所述第一与非门U1的第二输入端与第二与非门U2的输出端连接，所述第二与非门U2的第一输入端与第五偏置NMOS晶体管M5的漏极连接，所述第二与非门U2的第二输入端与第一与非门U1的输出端连接，所述第一与非门U1的输出端与第一非门A1的输入端连接，所述第一非门A1的输出端输出第一振荡控制电压VA并与第三非门A3的输入端连接，所述第二非门A2的输出端输出第二振荡控制电压VB，所述第三非门A3的输出端作为时钟信号CLK的输出端。
进一步地，所述快速启动控制电路包括分频计数电路，所述分频计数电路包括或非门N1、第三与非门U3、第四非门A4、第五非门A5和四个D触发器，所述四个D触发器分别是第一D触发器D1、第二D触发器D2、第三D触发器D3和第四D触发器D4，所述或非门N1的两个输入端分别输入计数溢出标志位信号CNT_OV和时钟信号CLK，所述或非门N1的输出端与第四非门A4的输入端连接，所述第四非门A4的输出端与第一D触发器D1的第一时钟信号输入端CK1连接，所述第三与非门U3的两个输入端分别接收复位信号POR和使能信号EN，所述第三与非门U3的输出端与第五非门A5的输入端连接，所述第五非门A5的输出端分别连接四个D触发器的复位端CLR，所述第一D触发器的第一D输入端D01与第二D触发器的第二时钟信号输入端CK2连接，所述第一D触发器的第一非Q输出端与第二D触发器的第二时钟信号输入端CK2连接，所述第二D触发器的第二D输入端D02与第三D触发器的第三时钟信号输入端CK3连接，所述第二D触发器的第二非Q输出端/>与第三D触发器的第三时钟信号输入端CK3连接，所述第三D触发器的第三D输入端D03与第四D触发器的第四时钟信号输入端CK4连接，所述第三D触发器的第三非Q输出端/>与第四D触发器的第四时钟信号输入端CK4连接，所述第四D触发器的第四D输入端D04与第四非Q输出端/>连接。
进一步地，所述快速启动控制电路还包括控制电路，所述控制电路包括第四与非门U4、第五与非门U5和第二或非门N2，所述第四与非门U4的两个输入端分别连接第三D触发器的第三Q输出端Q3和第四D触发器的第四Q输出端Q4，所述第五与非门U5的两个输入端分别连接第一D触发器的第一Q输出端Q1和第二D触发器的第二Q输出端Q2，所述第二或非门N2的两个输入端分别连接第四与非门U4的输出端和第五与非门U5的输出端，所述第二或非门N2的输出端与偏置电流源电路中的第九PMOS晶体管M9的栅极连接，所述第二或非门N2的输出端输出计数溢出标志位信号CNT_OV。
本发明的有益效果是：
本发明采用包括逻辑门电路的快速启动控制电路，使得时钟振荡器能够快速建立起时钟信号，减少了时钟的杂散信号，保证了快速启动控制电路数字时序逻辑状态的稳定性，从而保证了时钟振荡器的稳定性。本发明采用晶体管代替电阻作为偏置电流源的负载，与现有技术相比，节省芯片面积，且无需增加控制端口和外部元件，整个时钟振荡器的功耗低。
附图说明
下面结合附图对本发明的具体实施方式作进一步说明：
图1是本发明一种快启动低功耗时钟振荡器的电路图；
图2是本发明一种快启动低功耗时钟振荡器中偏置电流源具体实施例电路图；
图3是本发明一种快启动低功耗时钟振荡器中快速启动控制电路具体实施例电路图；
图4是本发明一种快启动低功耗时钟振荡器中快速启动控制电路的输出波形和本发明时钟振荡器的输出波形图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1是本发明一种快启动低功耗时钟振荡器的电路图，如图1所示，一种快启动低功耗时钟振荡器，包括振荡电路1、振荡控制电路2、偏置电流源I1和快速启动控制电路3，所示偏置电流源I1的输出端与振荡电路1的输入端连接，所示振荡电路1的输出端与振荡控制电路3的输入端连接，所示快速启动控制电路3的输出端与偏置电流源I1的输入端连接。
所述振荡电路包括第五偏置NMOS晶体管M5、第六偏置NMOS晶体管M6、第一NMOS晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、第四PMOS晶体管M4、第一充放电电容C1和第二充放电电容C2，所述第五偏置NMOS晶体管M5的栅极与偏置电压VBIAS连接、第五偏置NMOS晶体管M5的源极分别与第一充放电电容C1的一端和第一NMOS晶体管M1的漏极连接，所述第一充放电电容C1的另一端接电源地，所述第一NMOS晶体管M1的栅极用于连接第一振荡控制电压VA、第一NMOS晶体管M1的源极接电源地，所述第六偏置NMOS晶体管M6的栅极与偏置电压VBIAS连接、第六偏置NMOS晶体管M6的源极分别与第二充放电电容C2的一端和第二NMOS晶体管M2的漏极连接，所述第二充放电电容C2的另一端接电源地，所述第二NMOS晶体管M2的栅极用于连接第二振荡控制电压VB、第二NMOS晶体管M2的源极接电源地，所述第三PMOS晶体管M3的栅极用于连接第一振荡控制电压VA、第三PMOS晶体管M3的源极与偏置电流源的输出端连接、第三PMOS晶体管M3的漏极与第五偏置NMOS晶体管M5的漏极连接，所述第四PMOS晶体管M4的栅极用于连接第二振荡控制电压VB、第四PMOS晶体管M4的源极与偏置电流源的输出端连接、第四PMOS晶体管M4的漏极与第六偏置NMOS晶体管M6的漏极连接。由图1可以看出，振荡电路1中具有两条对称的RC充放电网络，所述第一充放电电容C1与第二充放电电容C2的电容值相同，在第五偏置NMOS晶体管M5的栅极和第六偏置NMOS晶体管M6的栅极施加VBIAS偏置电压，第五偏置NMOS晶体管M5和第六偏置NMOS晶体管M6分别与充放电电容C1、C2形成RC结构，第一NMOS晶体管M1与第三PMOS晶体管M3、第二NMOS晶体管M2与第四PMOS晶体管M4分别构成反向器结构，用于充放电电容C1、C2的充电和放电状态的翻转。充放电电容C1、C2的充电电流由偏置电流源镜像提供。
所述振荡控制电路2是由多个门电路组成的逻辑控制电路，所述振荡控制电路包括第一与非门U1、第二与非门U2、第一非门A1、第二非门A2和第三非门A3，所述第一与非门U1与第二与非门U2构成SR锁存器，所述第一与非门U1的第一输入端与第六偏置NMOS晶体管M6的漏极连接，所述第一与非门U1的第二输入端与第二与非门U2的输出端连接，所述第二与非门U2的第一输入端与第五偏置NMOS晶体管M5的漏极连接，所述第二与非门U2的第二输入端与第一与非门U1的输出端连接，所述第一与非门U1的输出端与第一非门A1的输入端连接，所述第一非门A1的输出端输出第一振荡控制电压VA并第三非门A3的输入端连接，所述第二非门A2的输出端输出第二振荡控制电压VB连接，所述第三非门A3的输出端作为时钟信号CLK的输出端。第一与非门U1与第二与非门U2构成SR锁存器，用于控制振荡电路1中RC网络的充放电。当时钟振荡器上电时，保证RC网络上的充放电电容C1、C2处于不同的初始态，输出相反电平状态的第一振荡控制电压VA和第二振荡控制电压VB。假设第一振荡控制电压VA为低电平、第二振荡电压VB为高电平，振荡电路1中左侧RC网络开始充电、右侧RC网络开始放电，SR锁存器S端为高电平、R端为低电平，此过程持续一段时间后，左侧RC网络充电接收，右侧RC网络继续放电，当SR锁存器S端变为低电平、E端变为高电平时，SR锁存器的输出状态同时发生翻转，此时，第一振荡控制电压VA切换为高电平，第二振荡控制电压VB切换为低电平，然后振荡电路1中左侧RC网络开始放电，右侧RC网络开始充电，经过一段时间后SR锁存器的输出状态发生翻转，回到起始状态，振荡电路1中左侧RC网络和右侧RC网络交替反复充放电，形成时钟振荡。根据电容公式：通过状态翻转时充放电电容C1、C2两端电压差值ΔV，可以得到变化时间/>其中C是充放电电容C1或者C2的电容值，i是充放电电容C1或者C2的充电电流值，从而得到振荡的时钟周期为/>
图2是本发明一种快启动低功耗时钟振荡器中偏置电流源具体实施例电路图，结合图1和图2，图2是图1中偏置电流源I1的一种具体实施例偏置电流源电路，偏置电流源电路包括第七NMOS晶体管M7、第八NMOS晶体管M8、第九PMOS晶体管M9、第十PMOS晶体管M10，第十一NMOS晶体管M0和电阻R1，所述第九PMOS晶体管M9的源极接电源电压，所述第十PMOS晶体管M10的源极接电源电压，所述第九PMOS晶体管M9的漏极与第七NMOS晶体管M7的漏极连接，所述第九PMOS晶体管M9的栅极接收快速启动控制电路的输出信号，所述第七NMOS晶体管M7的栅极与漏极连接，所述第七NMOS晶体管M7的栅极与偏置电压VBIAS连接，所述第七NMOS晶体管M7的源极与第十一NMOS晶体管M0的漏极连接，所述第十一NMOS晶体管M0的漏极与栅极连接，所述第十一NMOS晶体管M0的源极接电源地，所述第十PMOS晶体管M10的漏极与所述偏置第八NMOS晶体管M8的漏极连接，所述第八NMOS晶体管M8的栅极与偏置电压VBIAS连接，所述第八NMOS晶体管M8的源极通过电阻R1接电源地。
偏置电流源电路用来产生极小的静态偏置电流，然后通过电流镜电路(图2中未画出电流镜电路)产生镜像电流提供给振荡电路1的RC网络，所述电流镜电路可以是一个PMOS晶体管，PMOS晶体管的栅极与偏置电流源电路中第十PMOS晶体管M10的栅极连接，PMOS晶体管的漏极分别与振荡电路1中第三PMOS晶体管M3的源极、PMOS晶体管M4的源极连接。所述第七NMOS晶体管M7的源极与第十一NMOS晶体管M0的漏极连接，所述第十一NMOS晶体管M0的漏极与栅极连接，所述第十一NMOS晶体管M0的源极接电源地，形成二极管连接，与第八NMOS晶体管M8的VGS形成一个差值，此时得到偏置电流IBIAS的计算公式第九PMOS晶体管M9和M10作为偏置电流源的负载，显然的，M9也可以采用一个大阻值电阻，M10采用二极管连接，在不影响电路性能的前提下，此处优选使用截止型PMOS晶体管M9，保持低功耗，缩小偏置电流源电路模块。为了能够提供足够的驱动电流，可以增大MOS晶体管的尺寸，提高时钟的驱动能力。
图3是本发明一种快启动低功耗时钟振荡器中快速启动控制电路具体实施例电路图，图4是本发明一种快启动低功耗时钟振荡器中快速启动控制电路的输出波形和本发明时钟振荡器的输出波形图，如图3所示，结合图1和2，所述快速启动控制电路3是由多个D触发器和多个门电路组成的逻辑控制电路，所述快速启动控制电路包括分频计数电路和控制电路，如图3所示，左边是分频计数电路，所述分频计数电路包括或非门N1、第三与非门U3、第四非门A4、第五非门A5和四个D触发器，所述四个D触发器分别是第一D触发器D1、第二D触发器D2、第三D触发器D3和第四D触发器D4，所述或非门N1的两个输入端分别输入计数溢出标志位信号CNT_OV和时钟信号CLK，所述或非门N1的输出端与第四非门A4的输入端连接，所述第四非门A4的输出端与第一D触发器D1的第一时钟信号输入端CK1连接，所述第三与非门U3的两个输入端分别接收复位信号POR和使能信号EN，所述第三与非门U3的输出端与第五非门A5的输入端连接，所述第五非门A5的输出端分别连接四个D触发器的复位端CLR，所述第一D触发器的第一D输入端D01与第二D触发器的第二时钟信号输入端CK2连接，所述第一D触发器的第一非Q输出端与第二D触发器的第二时钟信号输入端CK2连接，所述第二D触发器的第二D输入端D02与第三D触发器的第三时钟信号输入端CK3连接，所述第二D触发器的第二非Q输出端/>与第三D触发器的第三时钟信号输入端CK3连接，所述第三D触发器的第三D输入端D03与第四D触发器的第四时钟信号输入端CK4连接，所述第三D触发器的第三非Q输出端/>与第四D触发器的第四时钟信号输入端CK4连接，所述第四D触发器的第四D输入端I)04与第四非Q输出端/>连接。
所述控制电路包括第四与非门U4、第五与非门U5和第二或非门N2，所述第四与非门U4的两个输入端分别连接第三D触发器的第三Q输出端Q3和第四D触发器的第四Q输出端Q4，所述第五与非门U5的两个输入端分别连接第一D触发器的第一Q输出端Q1和第二D触发器的第二Q输出端Q2，所述第二或非门N2的两个输入端分别连接第四与非门U4的输出端和第五与非门U5的输出端，所述第二或非门N2的输出端与第三PMOS晶体管M3的栅极连接，所述第二或非门N2的输出端输出计数溢出标志位信号CNT_OV。
本发明的时钟振荡器在上电启动或者外部复位过程中，计数溢出标志位信号CNT_OV初始电平为低电平，此时，图2中偏置电流源电路中的第九PMOS晶体管M9打开，偏置电流源I1产生一个较大的偏置电流，引导振荡电路1中的RC网络快速充电，建立起振荡，得到较快的时钟信号，达到快速启动时钟振荡器的效果。时钟振荡器的输出端输出时钟信号CLK到快速启动控制电路3中的分频计数电路，分频计数电路开始对建立起的时钟信号CLK开始计数，如图4所示，t1表示时钟信号CLK开始输出的时间，当计数个数超过时钟个数预设值时，计数器发生溢出，即计数溢出标志位信号CNT_OV信号由低电平变为高电平如图4中t2是CNT_OV由低电平变为高电平的时间，此时分频计数电路停止计数，同时偏置电流源电路中第九PMOS晶体管M9截止，利用自身微弱的漏电流特性对所在支路提供负载，整个快速启动过程结束，电路快速进入到正常工作状态，具有低功耗的优点。
由于芯片在制造过程中，不同批次的产品可能会出现工艺偏差，设计过程中，将偏置电流源I1中的电阻和振荡电路中RC网络中的电容设计成可修调，可通过对电阻和电容的微调，从而达到用户的性能要求。
本发明采用包括逻辑门电路的快速启动控制电路，使得时钟振荡器能够快速建立起时钟信号，减少了时钟的杂散信号，保证了快速启动控制电路数字时序逻辑状态的稳定性，从而保证了时钟振荡器的稳定性。本发明采用晶体管代替电阻作为偏置电流源的负载，与现有技术相比，节省芯片面积，且无需增加控制端口和外部元件，整个时钟振荡器的功耗低。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (6)

1.一种快启动低功耗时钟振荡器，其特征在于，其包括振荡电路、振荡控制电路、偏置电流源和快速启动控制电路，所述偏置电流源的输出端与振荡电路的输入端连接，所述振荡电路的输出端与振荡控制电路的输入端连接，所述快速启动控制电路的输出端与偏置电流源的输入端连接；所述振荡控制电路包括多个门电路，所述快速启动控制电路包括多个D触发器和多个门电路；所述偏置电流源包括电流源负载，所述电流源负载包括截止型MOS晶体管。
2.根据权利要求1所述的一种快启动低功耗时钟振荡器，其特征在于，所述振荡电路包括第五偏置NMOS晶体管(M5)、第六偏置NMOS晶体管(M6)、第一NMOS晶体管(M1)、第二NMOS晶体管(M2)、第三PMOS晶体管(M3)、第四PMOS晶体管(M4)、第一充放电电容(C1)和第二充放电电容(C2)，所述第五偏置NMOS晶体管(M5)的栅极与偏置电压(VBIAS)连接、第五偏置NMOS晶体管(M5)的源极分别与第一充放电电容(C1)的一端和第一NMOS晶体管(M1)的漏极连接，所述第一充放电电容(C1)的另一端接电源地，所述第一NMOS晶体管(M1)的栅极用于接入第一振荡控制电压(VA)、第一NMOS晶体管(M1)的源极接电源地，所述第六偏置NMOS晶体管(M6)的栅极与偏置电压(VBIAS)连接、第六偏置NMOS晶体管(M6)的源极分别与第二充放电电容(C2)的一端和第二NMOS晶体管(M2)的漏极连接，所述第二充放电电容(C2)的另一端接电源地，所述第二NMOS晶体管(M2)的栅极用于接入第二振荡控制电压(VB)、第二NMOS晶体管(M2)的源极接电源地，所述第三PMOS晶体管(M3)的栅极用于接入第一振荡控制电压(VA)、第三PMOS晶体管(M3)的源极与偏置电流源的输出端连接、第三PMOS晶体管(M3)的漏极与第五偏置NMOS晶体管(M5)的漏极连接，所述第四PMOS晶体管(M4)的栅极用于接入第二振荡控制电压(VB)、第四PMOS晶体管(M4)的源极与偏置电流源的输出端连接、第四PMOS晶体管(M4)的漏极与第六偏置NMOS晶体管(M6)的漏极连接。
3.根据权利要求1所述的一种快启动低功耗时钟振荡器，其特征在于，所述偏置电流源包括偏置电流电路，所述偏置电流电路包括第七NMOS晶体管(M7)、第八NMOS晶体管(M8)、第九PMOS晶体管(M9)、第十PMOS晶体管(M10)，第十一NMOS晶体管(M0)和电阻(R1)，所述第九PMOS晶体管(M9)是截止型MOS晶体管，所述第九PMOS晶体管(M9)的源极接电源电压，所述第十PMOS晶体管(M10)的源极接电源电压，所述第九PMOS晶体管(M9)的漏极与第七NMOS晶体管(M7)的漏极连接，所述第九PMOS晶体管(M9)的栅极接收快速启动控制电路的输出信号，所述第七NMOS晶体管(M7)的栅极与漏极连接，所述第七NMOS晶体管(M7)的栅极与偏置电压(VBIAS)连接，所述第七NMOS晶体管(M7)的源极与第十一NMOS晶体管(M0)的漏极连接，所述第十一NMOS晶体管(M0)的漏极与栅极连接，所述第十一NMOS晶体管(M0)的源极接电源地，所述第十PMOS晶体管(M10)的漏极与所述第八NMOS晶体管(M8)的漏极连接，所述第八NMOS晶体管(M8)的栅极与偏置电压(VBIAS)连接，所述第八NMOS晶体管(M8)的源极通过电阻(R1)接电源地。
4.根据权利要求1所述的一种快启动低功耗时钟振荡器，其特征在于，所述振荡控制电路包括第一与非门(U1)、第二与非门(U2)、第一非门(A1)、第二非门(A2)和第三非门(A3)，所述第一与非门(U1)与第二与非门(U2)构成SR锁存器，所述第一与非门(U1)的第一输入端与第六偏置NMOS晶体管(M6)的漏极连接，所述第一与非门(U1)的第二输入端与第二与非门(U2)的输出端连接，所述第二与非门(U2)的第一输入端与第五偏置NMOS晶体管(M5)的漏极连接，所述第二与非门(U2)的第二输入端与第一与非门(U1)的输出端连接，所述第一与非门(U1)的输出端与第一非门(A1)的输入端连接，所述第一非门(A1)的输出端输出第一振荡控制电压(VA)并与第三非门(A3)的输入端连接，所述第二非门(A2)的输出端输出第二振荡控制电压(VB)，所述第三非门(A3)的输出端作为时钟信号(CLK)的输出端。
5.根据权利要求1所述的一种快启动低功耗时钟振荡器，其特征在于，所述快速启动控制电路包括分频计数电路，所述分频计数电路包括或非门(N1)、第三与非门(U3)、第四非门(A4)、第五非门(A5)和四个D触发器，所述四个D触发器分别是第一D触发器(D1)、第二D触发器(D2)、第三D触发器(D3)和第四D触发器(D4)，所述或非门(N1)的两个输入端分别输入计数溢出标志位信号(CNT_OV)和时钟信号(CLK)，所述或非门(N1)的输出端与第四非门(A4)的输入端连接，所述第四非门(A4)的输出端与第一D触发器(D1)的第一时钟信号输入端(CK1)连接，所述第三与非门(U3)的两个输入端分别接收复位信号(POR)和使能信号(EN)，所述第三与非门(U3)的输出端与第五非门(A5)的输入端连接，所述第五非门(A5)的输出端分别连接四个D触发器的复位端(CLR)，所述第一D触发器的第一D输入端(D01)与第二D触发器的第二时钟信号输入端(CK2)连接，所述第一D触发器的第一非Q输出端与第二D触发器的第二时钟信号输入端(CK2)连接，所述第二D触发器的第二D输入端(D02)与第三D触发器的第三时钟信号输入端(CK3)连接，所述第二D触发器的第二非Q输出端/>与第三D触发器的第三时钟信号输入端(CK3)连接，所述第三D触发器的第三D输入端(D03)与第四D触发器的第四时钟信号输入端(CK4)连接，所述第三D触发器的第三非Q输出端/>与第四D触发器的第四时钟信号输入端(CK4)连接，所述第四D触发器的第四D输入端(D04)与第四非Q输出端/>连接。
6.根据权利要求5所述的一种快启动低功耗时钟振荡器，其特征在于，所述快速启动控制电路还包括控制电路，所述控制电路包括第四与非门(U4)、第五与非门(U5)和第二或非门(N2)，所述第四与非门(U4)的两个输入端分别连接第三D触发器的第三Q输出端(Q3)和第四D触发器的第四Q输出端(Q4)，所述第五与非门(U5)的两个输入端分别连接第一D触发器的第一Q输出端(Q1)和第二D触发器的第二Q输出端(Q2)，所述第二或非门(N2)的两个输入端分别连接第四与非门(U4)的输出端和第五与非门(U5)的输出端，所述第二或非门(N2)的输出端与偏置电流源电路中的第九PMOS晶体管(M9)的栅极连接，所述第二或非门(N2)的输出端输出计数溢出标志位信号(CNT_OV)。
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