JP6763661B2 - 発振回路 - Google Patents
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尚、発振回路100では、コンパレータ120(220)として、電流源14(24)、pチャネルMOS型のトランジスタ16(26)及びnチャネルMOS型のトランジスタ17(27)からなるインバータ15(25)を採用している。つまり、コンパレータ120(220)は、CMOS(Complementary Metal Oxide Semiconductor)インバータの閾値を利用することにより、閾値電圧を外部から受けることなく、電圧Vc1(Vc2)と閾値電圧との大小比較を行うようにしたのである。この際、CMOSインバータにおけるpチャネルMOS型のトランジスタのソース端に電源電圧が直接印加されている、いわゆる通常のインバータを採用した場合には、pチャネルMOS型のトランジスタの閾値電圧と、nチャネルMOS型のトランジスタの閾値電圧とにより、コンパレータとしての閾値電圧が決定する。しかしながら、図1に示すインバータ15(25)では、電流源14(24)から送出された電流がpチャネルMOS型のトランジスタのソース端に供給される構成となっているので、nチャネルMOS型のトランジスタ17(27)の閾値電圧に対応した電圧がコンパレータ120(220)の閾値電圧となる。
15、25 インバータ
16〜18、26〜28 トランジスタ
110、210 発振部
120、220 コンパレータ
130 RSFF
140 バイアス電圧生成部
Claims (10)
- 第1及び第2の値の2値の発振信号を生成する発振回路であって、
前記発振信号が前記第1の値である間は電圧値が増加する一方、前記発振信号が前記第2の値である間は電圧値が低下する第1の電圧を生成する第1の発振部と、
前記第1の電圧と所定値との大小比較結果を示す信号をセット信号として生成し、前記セット信号を第1の出力端を介して出力する第1のコンパレータと、
前記発振信号が前記第2の値である間は電圧値が増加する一方、前記発振信号が前記第1の値である間は電圧値が低下する第2の電圧を生成する第2の発振部と、
前記第2の電圧と所定値との大小比較結果を示す信号をリセット信号として生成し、前記リセット信号を第2の出力端を介して出力する第2のコンパレータと、
前記セット信号に応じて前記第1の値を有する信号を前記発振信号として出力する一方、前記リセット信号に応じて前記第2の値を有する信号を前記発振信号として出力するRSフリップフロップと、を有し、
前記第1のコンパレータは、夫々のゲート端に前記第1の電圧が供給されており、夫々のドレイン端が前記第1の出力端に接続されており、且つ前記所定値に対応した閾値電圧を夫々が有する第1のpチャネル型トランジスタ及び第1のnチャネル型トランジスタと、ソース端に接地電圧が印加されており、ドレイン端に前記第1のnチャネル型トランジスタのソース端が接続されている第1のソース接地トランジスタと、を有し、
前記第2のコンパレータは、夫々のゲート端に前記第2の電圧が供給されており、夫々のドレイン端が前記第2の出力端に接続されており、且つ前記所定値に対応した閾値電圧を夫々が有する第2のpチャネル型トランジスタ及び第2のnチャネル型トランジスタと、ソース端に接地電圧が印加されており、ドレイン端に前記第2のnチャネル型トランジスタのソース端が接続されている第2のソース接地トランジスタと、を有することを特徴とする発振回路。 - 前記第1及び第2のソース接地トランジスタをオン状態に設定するバイアス電圧を前記第1及び第2のソース接地トランジスタ各々のゲート端に供給するバイアス電圧生成部を有することを特徴とする請求項1記載の発振回路。
- 前記第1のソース接地トランジスタのゲート端が、前記第1のnチャネル型トランジスタ及び前記第1のpチャネル型トランジスタ各々のゲート端に接続されており、
前記第2のソース接地トランジスタのゲート端が、前記第2のnチャネル型トランジスタ及び前記第2のpチャネル型トランジスタ各々のゲート端に接続されていることを特徴とする請求項1記載の発振回路。 - 前記第1のコンパレータは、前記第1のpチャネル型トランジスタのソース端に電流量一定の電流を供給する第1の電流源を含み、
前記第2のコンパレータは、前記第2のpチャネル型トランジスタのソース端に電流量一定の電流を供給する第2の電流源を含むことを特徴とする請求項1〜3のいずれか1に記載の発振回路。 - 前記第1の発振部は、第1のラインに接続された第1のコンデンサを含み、前記発振信号が前記第1の値である間は前記第1のコンデンサを充電させる一方、前記発振信号が前記第2の値である間は前記第1のコンデンサを放電させ、前記第1のラインの電圧を前記第1の電圧とし、
前記第2の発振部は、第2のラインに接続された第2のコンデンサを含み、前記発振信号が前記第2の値である間は前記第2のコンデンサを充電させる一方、前記発振信号が前記第1の値である間は前記第2のコンデンサを放電させ、前記第2のラインの電圧を前記第2の電圧とすることを特徴とする請求項1〜4のいずれか1に記載の発振回路。 - 前記第1のソース接地トランジスタのゲート長は、前記第1のnチャネル型トランジスタのゲート長よりも大であり、
前記第2のソース接地トランジスタのゲート長は、前記第2のnチャネル型トランジスタのゲート長よりも大であることを特徴とする請求項1〜5のいずれか1に記載の発振回路。 - 前記第1のnチャネル型トランジスタのゲート長は自身のゲート幅よりも小であり、 前記第1のソース接地トランジスタのゲート長は自身のゲート幅より大であり、
前記第2のnチャネル型トランジスタのゲート長は自身のゲート幅よりも小であり、 前記第2のソース接地トランジスタのゲート長は自身のゲート幅より大きいことを特徴とする請求項6記載の発振回路。 - 第1の値及び前記第1の値とは異なる第2の値の2値の発振信号を生成する発振回路であって、
前記発振信号が前記第1の値である間は電圧値が増加する一方、前記発振信号が前記第2の値である間は電圧値が低下する第1電圧を生成する発振部と、
第1の電位と第2の電位とを基準電位として用い、前記第1電圧が入力されるインバータと、前記インバータに前記第1の電位を供給する第1のノードと、前記インバータに第2の電位を供給する第2のノードと、前記第2のノードと接地ラインとの間に設けられたnチャネルMOSトランジスタと、を備え、前記第1電圧と所定値との大小比較結果に対応した信号を出力するコンパレータと、
前記大小比較結果に対応した信号に応じて、前記発振信号を出力するRSフリップフロップと、を有することを特徴とする発振回路。 - 前記nチャネルMOSトランジスタをオン状態に設定するバイアス電圧を生成し、前記バイアス電圧を前記nチャネルMOSトランジスタのゲート端に供給するバイアス電圧生成部を有することを特徴とする請求項8記載の発振回路。
- 前記nチャネルMOSトランジスタのゲート端が、前記インバータの入力端に接続されていることを特徴とする請求項8記載の発振回路。
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