JPH04138719A - 半導体回路の回路しきい値設定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はＣＭＯＳインバータ回路を有している半導体回
路の回路しきい値を設定する半導体回路の回路しきい値
設定装置に関するものである。

（従来の技術） 従来、半導体回路に使用される、第９図に示すＣＭＯＳ
インバータ回路の回路しきい値は、ＰチャネルＭＯＳト
ランジスタ（以下、トランジスタともいう）１０１及び
ＮチャネルＭＯ３）ランジスタ（以下、トランジスタと
もいう）１０２の各々のゲート・ソース間電圧とソース
・ドレイン電流の関係、すなわち各々の相互コンダクタ
ンスｇｅｍによって決定され、トランジスタ１０１の相
互コンダクタンスとトランジスタ１０２の相互コンダク
タンスの比によって変化する。

例えば、インバータ回路の回路しきい値をＴＴＬレベル
と同程度にするためには、トランジスタ１０１の相互コ
ンダクタンスとトランジスタ１０２の相互フンダクタン
スの比を１ニア程度に設定することによって達成可能で
ある。

（発明が解決しようとする課題） 一般に、ＭＯＳトランジスタを製造する上において、こ
のＭＯＳトランジスタのしきい値はばらつき、相互コン
ダクタンスもばらつくことになる。

このため、ＣＭＯＳ回路の回路しきい値はばらついたも
のとなる。このことは、しきい値特性にヒステリシスを
有するＴＴＬレベルのシュミット回路においては大きな
問題となる。従来は、回路しきい値のばらつきを製造プ
ロセスで補っているため製造マージンは非常に狭いもの
となフていた。

又、前述したようにＣＭＯＳインバータ回路の回路しき
い値をＴＴＬレベルとするためには、ＰチャネルＭＯ８
）ランジスタとＮチャネルＭＯＳトランジスタの相互コ
ンダクタンス比を１＝７にする必要が有る。このことは
ＮチャネルＭＯＳトランジスタの物理的なサイズを大き
くするか、もしくはＰチャネルＭＯＳトランジスタの物
理的なサイズを小さくする必要がある。ＮチャネルＭＯ
Ｓトランジスタの物理的なサイズを大きくすることはス
ペース上問題が有り、ＰチャネルＭＯＳトランジスタの
物理的なサイズを小さくすることは回路動作特電流が小
さくなって応答速度が遅くなるという問題が生じる。

本発明は上記事情を考慮してなされたものであって、Ｃ
ＭＯＳインバータ回路を構成するＭＯＳトランジスタの
しきい値のばらつきによる回路しきい値の変動を製造プ
ロセスに関わりなく設定することのできる半導体回路の
回路しきい値設定装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、ＣＭＯＳインバータ回路を有している半導体
回路の回路しきい値が所定値となるように設定する半導
体回路の回路しきい値設定装置において、ＣＭＯＳイン
バータ回路の回路しきい値の基準となるしきい鏡制御電
圧を生成するしきい値制御電圧生成手段と、このしきい
鏡制御電圧に基づいてＣＭＯＳインバータ回路の回路し
きい値を制御する制御手段とを備えていることを特徴と
する。

（作　用） このように構成された本発明による半導体回路の回路し
きい値設定装置は、ＣＭＯＳインバータ回路の回路しき
い値の基準となるしきい鏡制御電圧がしきい値制御電圧
生成手段によって生成され、この生成されたしきい鏡制
御電圧に基づいてＣＭＯＳインバータ回路の回路しきい
値が制御される。これにより、製造プロセスに関わりな
く、半導体回路の回路しきい値を所定値となるように設
定することができる。

（実施例） 本発明による、半導体回路の回路しきい値設定装置の第
１の実施例の構成を第１図に示す。この実施例の回路し
きい値設定装置は、ＰチャネルＭＯ５）ランジスタ１０
１及びＮチャネルＭＯＳトランジスタ１０２からなるＣ
ＭＯＳインバータ回路の回路しきい値を設定するのに用
いられ、制御回路Ａ１と、しきい値制御電圧生成回路Ｂ
１とを備えている。

制御回路ＡｔはＰチャネルＭＯＳトランジスタ１１及び
ＮチャネルＭＯＳトランジスタ１２からなっている。ト
ランジスタ１１はそのソースが正電源ＶＤＤに、ドレイ
ンがトランジスタ１０１のソースに接続されている。ト
ランジスタ１２はそのソースが負電源に接続され、ドレ
インがトランジスタ１０２のソースに接続されている。

又、トランジスタ１１及び１２のゲートには電圧生成回
路Ｂ１の出力であるしきい鏡制御電圧が印加される。

電圧生成回路Ｂ１はしきい値設定電源３０と、Ｐチャネ
ルＭＯ８）ランジスタ３１と、Ｎ“チャネルＭＯ８）ラ
ンジスタ３２と、ＰチャネルＭＯＳトランジスタ３３及
びＮチャネルＭＯＳトランジスタ３４からなるＣＭＯＳ
インバータ回路とを有している。トランジスタ３１はそ
のソースが正電源ＶＤＤに、ドレインがＣＭＯＳインバ
ータ回路のトランジスタ３３のソースに接続されている
。トランジスタ３２はそのソースが負電源に接続され、
ドレインがトランジスタ３４のソースに接続されている
。トランジスタ３３及び３４からなるＣＭＯＳインバー
タ回路の入力端はしきい値設定電源３０から出力される
設定電圧が印加され、ＣＭＯＳインバータ回路の出力端
はトランジスタ３１及び３２のゲート電極に接続され、
このＣＭＯＳインバータ回路の出力端の電位が電圧生成
回路Ｂ２の出力であるしきい鏡制御電圧の値となる。

このように構成された制御回路Ａ１の作用を第２図を参
照して説明する。制御回路Ａ１において、しきい鏡制御
電圧が負電源に近い電位であるときは、トランジスタ１
１は導通状態となり、トランジスタ１２は遮断状態とな
る。これによりトランジスタ１０２の相互コンダクタン
スは小さくなり、相対的にトランジスタ１０１の相互コ
ンダクタンスは大きくなって、トランジスタ１０１及び
１０２からなるＣＭＯＳインバータ回路の回路しきい値
は上昇する。一方、しきい鏡制御電圧が正電源に近い電
位であるときは、トランジスタ１１は遮断状態となり、
トランジスタ１２は導通状態となる。これによりトラン
ジスタ１０１の相互コンダクタンスは小さくなり、相対
的にトランジスタ１０２の相互コンダクタンスは大きく
なってＣＭＯＳインバータ回路の回路しきい値は下降す
る。しきい鏡制御電圧をパラメータとして変化させた場
合のＣＭＯＳインバータ回路の入出力特性を第２図に示
す。第２図において曲線ｇ１は、電源電圧ＶＤＤの半分
の値か回路しきい値となる、しきい鏡制御電圧Ｖ　が印
加されているときの特性を示している。ここで、しきい
鏡制御電圧を■。

より低くすると、ＣＭＯＳインバータ回路の回路しきい
値は上昇する。すなわち、曲線ｇ１は右方向にシフトし
て曲線Ｉ１２になる。又、しきい鏡制御電圧を■　から
高くすると、ＣＭＯＳインバータ回路の回路しきい値は
低下する。すなわち、曲線ｇ　は左方向にシフトして曲
線ｐ３になる。しま たがって、しきい鏡制御電圧を正電源の電位と負電源の
電位の間で連続的に変化させると、トランシタ１０１及
び１０２からなるＣＭＯＳインバータ回路の回路しきい
値は連続的に変化することになる。

次に、電圧生成回路Ｂ１の作用を第３図乃至第５図を参
照して説明する。第３図は第１図に示す電圧生成回路Ｂ
１において、トランジスタ３１及び３２のゲート電極と
、トランジスタ３３及び３４からなるＣＭＯＳインバー
タ回路の出力端とを接続しないで、ＣＭＯＳインバータ
回路の出力端をコンパレータ５０の非反転入力端子に接
続する。そして、しきい値設定電源３０の設定電圧がＣ
ＭＯＳインバータ回路の入力端に印加されているととも
にコンパレータ５０の反転入力端子にも印加されている
。

トランジスタ３３及び３４からなるＣＭＯＳインバータ
回路の入出力特性を第４図に示す。第４図において、曲
線ｇ１はトランジスタ３３及び３４のしきい値が標準値
（設計値）である場合の特性を示しており、曲線ｇ　及
びｇ３はトランジスタの製造時にしきい値がばらついた
場合の特性を示している。今、しきい値設定電源３０の
設定電圧を曲線ｇ２の特性を示すＣＭＯＳインバータ回
路の回路しきい値よりも小さく、曲線ｇ３の特性を示す
ＣＭＯＳインバータ回路の回路しきい値よりも大きくな
るように設定する。ここで、トランジスタ３３及び３４
からなるＣＭＯＳインバータ回路の入出力特性か曲線ｇ
３の場合、すなわちＣＭＯＳインバータ回路の出力端の
電位が電源３０の電位よりも小さくなっていると仮定す
る。

この時、コンパレータ５０の出力は負電源の大きさとな
る。コンパレータ５０の出力はトランジスタ３１及び３
２のゲートに印加されているから、トランジスタ３１は
導通し、トランジスタ３２は遮断されて、トランジスタ
３３及び３４からなるＣＭＯＳインバータ回路の回路し
きい値は上昇することになる。したがってＣＭＯＳイン
バータ回路の入力端には電源３０の電位（一定値）が印
加されているがＣＭＯ３回路の回路しきい値が上昇する
ことによりＣＭＯＳインバータ回路の出力端、すなわち
トランジスタ３３と３４のドレイン接続点の電位は上昇
することになる。

又、トランジスタ３３及び３４からなるＣＭＯＳインバ
ータ回路の入出力特性が曲線ｇ２の場合、すなわちＣＭ
ＯＳインバータ回路の出力端の電位が電源３０の電位よ
りも大きくなっている場合を考える。すると、コンパレ
ータ５０の出力は正電源の大きさとなり、これによりト
ランジスタ３１は遮断状態に、トランジスタ３２は導通
状態になって、トランジスタ３３及び３４からなるＣＭ
ＯＳインバータ回路の回路しきい値は下降する。このた
め、一定値である、ＣＭＯＳインノく一タ回路の入力端
の電位に対して出力端の電位は下降することになる。し
たがって、第３図に示す回路においてはＣＭＯＳインバ
ータ回路の出力端電位は入力端電位すなわち電源３０の
電位に等しくなるように動作する。

次に第３図においてオペアンプ５０を取り除き、ＣＭＯ
Ｓインバータ回路の出力端をトランジスタ３１及び３２
のゲートに接続した回路、すなわち、本実施例の電圧生
成回路Ｂ１を第５図に示す。この電圧生成回路Ｂ１も、
第３図に示す回路と同等の作用効果を有する。すなわち
、トランジスタ３３及び３４からなるＣＭＯＳインバー
タ回路の出力端の電位は電源３０の電位に等しくなるよ
うに動作し、しかもこの出力端の電位はＣＭＯＳインバ
ータ回路の回路しきい値に等しくなる。

以上説明したように、電圧生成回路Ｂ１は、その出力で
あるしきい鏡制御電圧が電源３０の電圧の値と等しくな
るよう動作し、このしきい鏡制御電圧に基づいて制御回
路Ａ、は、トランジスタ１０１及び１０２からなるＣＭ
ＯＳインバータ回路の回路しきい値が上記しきい鏡制御
電圧となるように制御する。これにより、本実施例のし
きい値設定装置は、トランジスター０１及び１０２から
なるＣＭＯＳインバータ回路の回路しきい値をトランジ
スタの製造プロセスに依らずに所望の値に設定すること
ができる。

本発明による回路しきい値設定装置の第２の実施例の構
成を第６図に示す。この実施例の回路しきい値設定装置
は制御回路Ａ２及びしきい鏡制御電圧生成回路Ｂ２を備
えている。

制御回路Ａ　は第１の実施例の制御回路Ａ１において、
Ｎチャネルトランジスター２を取り除いたちのである。

又、電圧生成回路Ｂ２は第１の実施例の電圧生成回路Ｂ
ｌにおいてＮチャネルトランジスタ３２を取り除いたも
のである。この電圧生成回路Ｂ　は第１図に示す電圧生
成回路Ｂ１と同様の作用効果を有し、制御回路Ａ２にし
きい鏡制御電圧を供給する。制御回路Ａ２において、し
きい鏡制御電圧の値が負電源に近い電位値であるとトラ
ンジスター１は導通状態となり、この制御回路Ａ２に接
続さ、れたトランジスター０１及び１０２からなるＣＭ
ＯＳインバータ回路の回路しきい値はトランジスター０
１と１０２の相互コンダクタンス比によって決まること
になる。一方しきい鏡制御電圧の値が正電源に近い電位
であるときは、トランジスター１は遮断状態となる。こ
れによりＣＭＯＳインバータ回路のトランジスタ１０１
の相互コンダクタンスが小さくなり、相対的にトランジ
スター０２の相互コンダクタンスは大きくなって、ＣＭ
ＯＳインバータ回路の回路しきい値は下降する。したが
って、しきい鏡制御電圧が正電源の電位値と負電源の電
位値の間で変化するとき、制御回路Ａ２によって制御さ
れるときのＣＭＯＳインバータ回路の回路しきい値は、
制御回路Ａ２によって制御されないときのＣＭＯＳイン
バータ回路の固有の回路しきい値よりも低い値となる。

以上説明したように第２の実施例によれば、第１の実施
例と同様の効果を得ることができるとともに、所望の回
路しきい値よりも高い範囲にばらついているＣＭＯＳイ
ンバータ回路の回路しきい値を所望の回路しきい値とす
ることができる。

次に本発明による回路しきい値設定装置の第３の実施例
を第７図に示す。この回路しきい値設定装置は、制御回
路Ａ３及びしきい鏡制御電圧生成回路Ｂ　を備えている
。制御回路Ａ３は第１の実絶倒の制御回路ＡＩにおいて
、ＰチャネルＭＯＳトランジスター１を取り除いたもの
である。又、電圧生成回路Ｂ３は、第１の実施例の電圧
生成回路ＢｌにおいてＰチャネルＭＯ８）ランジスタ３
１を取り除いたものであり、制御回路Ａ３にしきい値制
御電圧を供給する。

制御回路Ａ３において、しきい値制御電圧の値が正電源
に近い電位値であるとトランジスタ１２は導通状態とな
る。したがってトランジスタ１０１及び１０２からなる
ＣＭＯＳインバータ回路の回路しきい値はＣＭＯＳイン
バータ回路のしきい値そのものとなり、トランジスタ１
０１及び１０２の相互コンダクタンス比によって決定さ
れる。一方、しきい値制御電圧の値が負電源に近い電位
値であるとトランジスタ１２は遮断状態となる。これに
よりＣＭＯＳインバータ回路のトランジスタ１０２の相
互コンダクタンスは小さくなり、したかって相対的にト
ランジスタ１０１の相互コンダクタンスは大きくなる。

このため、ＣＭＯＳインバータ回路の回路しきい値は上
昇する。したがって、しきい値制御電圧か正電源の電位
と負電源の電位の間で変化するとき、制御回路Ａ３によ
って制御される、トランジスタ１０１及び１０２からな
るＣＭＯＳインバータ回路の回路しきい値は、ＣＭＯＳ
インバータ回路固有のしきい値よりも高くなる。なお、
電圧生成回路Ｂ３の動作については、第１の実施例の電
圧生成回路Ｂ１の動作と同様にして説明することができ
る。以上説明したように、第３の実施例によれば、第１
の実施例と同様の効果を得ることができるとともに、所
望のしきい値よりも低い範囲にばらついているＣＭＯＳ
インバータ回路のしきい値を所望のしきい値とすること
ができる。

次に本発明による回路しきい値設定装置の第４の実施例
を第８図に示す。この実施例の回路しきい値設定装置は
制御回路Ａ４及びしきい鏡制御電圧生成回路Ｂ　を備え
ている。制御回路Ａ４は、第１の実施例の制御回路Ａ１
において、ＮチャネルＭＯＳトランジスター５と、Ｐチ
ャネルＭＯＳトランジスター６及びＮチャネルＭＯＳト
ランジスター７からなるＣＭＯＳインバータ回路とを付
加したものである。又、電圧生成回路Ｂ４は第１の実施
例の電圧生成回路Ｂ１において、ＮチャネルＭＯＳトラ
ンジスタ３７と、ＰチャネルＭＯＳトランジスタ３８及
びＮチャネルＭＯＳトランジスタ３９からなるＣＭＯＳ
インバータ回路を付加したものである。トランジスタ］
１と１６の各々のソースと正電源ｖＤＤとの間にトラン
ジスタ１５が挿入され、トランジスタ３１と３８の各々
のソースと正電源ＶＤＤとの間にトランジスタ３７が挿
入されている。トランジスタ１５と３７のゲートは正電
源■ＤＤに接続され、基板電位はトランジスタ１５と３
７のドレインと同じ電位であってソースフォロワを構成
している。

今、電圧生成回路Ｂ４の出力であるしきい値制御電圧の
値が負電源に近い電位値にあると、トランジスタ１１は
導通状態にトランジスタ１２は遮断状態となる。したが
って、ＣＭＯＳインバータ回路部分は実効的にトランジ
スタ１０１．１６及び１７によって構成され、Ｎチャネ
ルＭＯＳトランジスタの相互コンダクタンスは大きくな
って、トランジスタ１０１及び１０２から構成されるＣ
ＭＯＳインバータ回路の回路しきい値は上昇する。一方
、しきい値制御電圧が正電源に近い電位値にあるときは
、トランジスタ１１は遮断状態に、トランジスタ１２は
導通状態となる。したがってＣＭＯＳインバータ回路部
分は実効的にトランジスタ１０２．１６及び１７によっ
て構成され、ＰチャネルＭＯＳトランジスタの相互コン
ダクタンスは大きくなって、トランジスタ１０１及び１
０２から構成されるＣＭＯＳインバータ回路の回路しき
い値は下降する。トランジスタ１６及び１７で構成され
るインバータ回路はＡＣ特性を良好なものとする。又、
トランジスタ１５及び３７はソースフォロワとして動作
し、回路全体の動作レベルをＴＴＬのレベルにシフトす
るように作用する。なお、ＣＭＯＳインバータ回路の出
力はレベルインバータ１８．１９を介して出力端１０３
から外部に出力される。

以上説明したように第４の実施例によれば、第１の実施
例と同様の効果を得ることができる。更に、適切な大き
さのＭＯＳトランジスタから構成できて回路しきい値が
電源電圧の半分位の大きさとなるため、回路動作特電流
に余裕があるとともに応答速度が速く、しかも回路しき
い値のばらつきの極めて小さなＴＴＬのレベルのＣＭＯ
Ｓインバータ回路とすることができる。又、製造マージ
ンの拡大を図ることができる。

〔発明の効果〕

本発明によれば、ＣＭＯＳ回路を構成するＭＯＳトラン
ジスタのしきい値のばらつきによる回路しきい値の変動
を製造プロセスに関わりなく、自動的に設定することが
できる。

【図面の簡単な説明】

第１図は本発明による回路しきい値設定装置の第１の実
施例の構成を示す回路図、第２図は本発明にかかる制御
回路によって制御されるＣＭＯＳインバータ回路の入出
力特性を示すグラフ、第３図は本発明にかかるしきい値
制御電圧生成回路の動作を説明する回路図、第４図はし
きい値制御電圧生成回路の入出力特性を示すグラフ、第
５図はしきい値制御電圧生成回路の構成を示す回路図、
第６図は本発明の第２の実施例の構成を示す回路図、第
７図は本発明の第３の実施例の構成を示す回路図、第８
図は本発明の第４の実施例の構成を示す回路図、第９図
はＣＭＯＳインバータ回路の構成図である。 Ａ　・・・制御回路、Ｂ１・・化きい値制御電圧生成回
路。

Claims (1)

1. 【特許請求の範囲】 １）ＣＭＯＳインバータ回路を有している半導体回路の
   回路しきい値が所定値となるように設定する半導体回路
   の回路しきい値設定装置において、 前記ＣＭＯＳインバータ回路の回路しきい値の基準とな
   るしきい値制御電圧を生成するしきい値制御電圧生成手
   段と、このしきい値制御電圧に基づいて前記ＣＭＯＳイ
   ンバータ回路の回路しきい値を制御する制御手段とを備
   えていることを特徴とする半導体回路の回路しきい値設
   定装置。