JPH0349210B2 - - Google Patents
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- JPH0349210B2 JPH0349210B2 JP59097759A JP9775984A JPH0349210B2 JP H0349210 B2 JPH0349210 B2 JP H0349210B2 JP 59097759 A JP59097759 A JP 59097759A JP 9775984 A JP9775984 A JP 9775984A JP H0349210 B2 JPH0349210 B2 JP H0349210B2
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- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は絶縁ゲート型電界効果トランジスタ、
主としてMOS電界効果トランジスタ（以下MOS
トランジスタと呼ぶ）によつて構成された回路に
関するもので、持にCMOSラツチ回路に付加さ
れるリセツト回路に関する。
主としてMOS電界効果トランジスタ（以下MOS
トランジスタと呼ぶ）によつて構成された回路に
関するもので、持にCMOSラツチ回路に付加さ
れるリセツト回路に関する。
（従来技術）
従来のラツチ回路の１例を第１図に示す。第１
図において、２つの入力信号電圧が供給される第
１、第２の入力端子５，６を有し、CMOS構成
を成す直列に接続されたＰチヤンネル型MOSト
ランジスタ１およびＮチヤンネル型MOSトラン
ジスタ２は、MOSトランジスタ１のソースが電
源供給端子９に、MOSトランジスタ２のソース
が接地端子１０に接続されている。
図において、２つの入力信号電圧が供給される第
１、第２の入力端子５，６を有し、CMOS構成
を成す直列に接続されたＰチヤンネル型MOSト
ランジスタ１およびＮチヤンネル型MOSトラン
ジスタ２は、MOSトランジスタ１のソースが電
源供給端子９に、MOSトランジスタ２のソース
が接地端子１０に接続されている。
このMOSトランジスタ１，２のドレインは端
子７において接続されている。端子７には、入力
信号の論理レベルを保持する夫々入力端と出力端
が互いに接続された第１、第２のインバータ３，
４が接続され、端子８がこのラツチ回路の出力端
子となる。
子７において接続されている。端子７には、入力
信号の論理レベルを保持する夫々入力端と出力端
が互いに接続された第１、第２のインバータ３，
４が接続され、端子８がこのラツチ回路の出力端
子となる。
この回路において、入力端子５，６の状態にか
かわらずリセツトをかける回路の１例の第２図に
示す。第１図異なる点は、インバータ４が２入力
NOR１１に置き換えられ、NOR１１の一方の入
力端子がリセツト信号の入力端子となつている点
である。
かわらずリセツトをかける回路の１例の第２図に
示す。第１図異なる点は、インバータ４が２入力
NOR１１に置き換えられ、NOR１１の一方の入
力端子がリセツト信号の入力端子となつている点
である。
従来、NOR１１に代表されるCMOS論理回路
においては、その論理レベルの閾値電圧は電源電
圧の約1/2にあり、この回路をTTLレベルでリセ
ツト制御するためには、外部インターフエースを
必要としていた。その一例が第２図における
NPNトランジスタ１３および電流制限抵抗１４
である。入力端１２にTTLレベル印加すること
により、トランジスタ１３のコレクタ電位は
CMOSの論理レベルとなる。
においては、その論理レベルの閾値電圧は電源電
圧の約1/2にあり、この回路をTTLレベルでリセ
ツト制御するためには、外部インターフエースを
必要としていた。その一例が第２図における
NPNトランジスタ１３および電流制限抵抗１４
である。入力端１２にTTLレベル印加すること
により、トランジスタ１３のコレクタ電位は
CMOSの論理レベルとなる。
（発明が解決しようとする問題点）
本発明は、この点に鑑みてなされたもので、外
付部品およびピン数を増加させることなく、
TTLレベルを入力することにより、ラツチ回路
をリセツトする集積回路を提供することを目的と
する。
付部品およびピン数を増加させることなく、
TTLレベルを入力することにより、ラツチ回路
をリセツトする集積回路を提供することを目的と
する。
（問題点を解決するための手段）
本発明のリセツト回路は、電源電圧によらず、
TTLの論理レベルを入力することにより動作す
るためのインターフエース回路を有し、リセツト
をかける以前に入力端子を有するＰチヤンネル型
もしくはＮチヤンネル型MOSトランジスタを非
導通状態とする機能を有し、第２のインバータの
入力端に接続されたリセツトをかけるための
MOSトランジスタが通常は非導通状態であり、
リセツトをかける場合には第１のインバータの出
力MOSトランジスタを飽和させることにより、
第２のインバータを反転させることを特徴とす
る。
TTLの論理レベルを入力することにより動作す
るためのインターフエース回路を有し、リセツト
をかける以前に入力端子を有するＰチヤンネル型
もしくはＮチヤンネル型MOSトランジスタを非
導通状態とする機能を有し、第２のインバータの
入力端に接続されたリセツトをかけるための
MOSトランジスタが通常は非導通状態であり、
リセツトをかける場合には第１のインバータの出
力MOSトランジスタを飽和させることにより、
第２のインバータを反転させることを特徴とす
る。
すなわち、第３図は、本発明の基本構成を示す
ブロツク図である。図において、１５はリセツト
端子２１に供給されたTTLレベルをCMOSの論
理レベルに変換するインターフエースであり、そ
の出力は出力端１９に供給される。１６はラツチ
回路１８の入力トランジスタをハイインビーダン
ス状態とするスイツチで入力端１９に供給される
電位により制御される。１７はラツチ回路１８を
リセツトする回路で入力端１９により制御され出
力端２８にリセツトされた出力が現れる。
ブロツク図である。図において、１５はリセツト
端子２１に供給されたTTLレベルをCMOSの論
理レベルに変換するインターフエースであり、そ
の出力は出力端１９に供給される。１６はラツチ
回路１８の入力トランジスタをハイインビーダン
ス状態とするスイツチで入力端１９に供給される
電位により制御される。１７はラツチ回路１８を
リセツトする回路で入力端１９により制御され出
力端２８にリセツトされた出力が現れる。
（発明の効果）
本発明のリセツト回路によれば、外付部品を必
要とせず、また入力ピン数を増加することなく
CMOSラツチ回路のリセツトを電源電圧によら
ずTTLレベルにより制御することを可能とする
効果がある。
要とせず、また入力ピン数を増加することなく
CMOSラツチ回路のリセツトを電源電圧によら
ずTTLレベルにより制御することを可能とする
効果がある。
（実施例）
以下、図面を参照して本発明をより詳細に説明
する。
する。
第４図は第３図のブロツク図を具体的に示した
一実施例の回路構成図である。なお、本回路は集
積回路として同一半導体基板に形成されたもので
あり、使用MOSトランジスタは全てエンハンス
メント型である。又、同一機能部は同一番号を示
している。
一実施例の回路構成図である。なお、本回路は集
積回路として同一半導体基板に形成されたもので
あり、使用MOSトランジスタは全てエンハンス
メント型である。又、同一機能部は同一番号を示
している。
電源電圧VDDは電源供給端子２９に供給され、
それは定電流源３３を通してＮチヤンネル型入力
MOSトランジスタＮ４のドレインへ供給される。
そのゲートはMOSトランジスタ・スイツチＮ５
のゲートと共通であり、リセツト入力端子２１へ
接続され、それらのソースは接地端子３０へ接続
される。リセツト用MOSトランジスタＰ２のソ
ースは電源供給端子２９へ接続され、そのゲート
は端子２４に接続され、入力MOSトランジスタ
Ｎ４のドレイン電圧を供給され、そのドレインは
端子２７に接続される。以上の接続関係により、
ラツチ回路に付加されたリセツト回路が構成され
る。
それは定電流源３３を通してＮチヤンネル型入力
MOSトランジスタＮ４のドレインへ供給される。
そのゲートはMOSトランジスタ・スイツチＮ５
のゲートと共通であり、リセツト入力端子２１へ
接続され、それらのソースは接地端子３０へ接続
される。リセツト用MOSトランジスタＰ２のソ
ースは電源供給端子２９へ接続され、そのゲート
は端子２４に接続され、入力MOSトランジスタ
Ｎ４のドレイン電圧を供給され、そのドレインは
端子２７に接続される。以上の接続関係により、
ラツチ回路に付加されたリセツト回路が構成され
る。
電源供給端子２９は又、Ｐチヤンネル型MOS
トランジスタＰ４のソースに接続され、そのドレ
インは端子２７において、Ｎチヤンネル型MOS
トランジスタＮ８のドレインと接続され、MOS
トランジスタＮ８のソースは接地端子３０に接続
されている。MOSトランジスタＰ４，Ｎ８のゲ
ートは夫夫ラツチ回路の入力端２５，２６に接続
されている。MOSトランジスタＰ５，Ｎ９およ
びMOSトランジスタＰ６，Ｎ１０は夫夫第１、
第２のインバータを構成し、MOSトランジスタ
Ｐ５，Ｎ９の出力端およびMOSトランジスタＰ
６，Ｎ１０の入力端は端子２７に接続され、
MOSトランジスタＰ５，Ｎ９の入力端および
MOSトランジスタＰ６，Ｎ１０の出力端は、ラ
ツチ回路の出力端２８に接続されている。以上の
接続関係によりラツチ回路が構成される。
トランジスタＰ４のソースに接続され、そのドレ
インは端子２７において、Ｎチヤンネル型MOS
トランジスタＮ８のドレインと接続され、MOS
トランジスタＮ８のソースは接地端子３０に接続
されている。MOSトランジスタＰ４，Ｎ８のゲ
ートは夫夫ラツチ回路の入力端２５，２６に接続
されている。MOSトランジスタＰ５，Ｎ９およ
びMOSトランジスタＰ６，Ｎ１０は夫夫第１、
第２のインバータを構成し、MOSトランジスタ
Ｐ５，Ｎ９の出力端およびMOSトランジスタＰ
６，Ｎ１０の入力端は端子２７に接続され、
MOSトランジスタＰ５，Ｎ９の入力端および
MOSトランジスタＰ６，Ｎ１０の出力端は、ラ
ツチ回路の出力端２８に接続されている。以上の
接続関係によりラツチ回路が構成される。
かかる構成において、リセツト入力端２１を
TTTL論理レベルで“Ｈ”とすると、出力端２
８はほぼ接地電位となるリセツト回路が実現され
る。
TTTL論理レベルで“Ｈ”とすると、出力端２
８はほぼ接地電位となるリセツト回路が実現され
る。
定常状態におけるラツチ回路の入力端子２５，
２６は、夫夫電源電圧付近、および接地電位付近
におかれ、MOSトランジスタＰ４，Ｎ８は非導
通状態にある。そしてリセツト入力端子を接地電
位付近とすればMOSトランジスタＰ２も非導通
状態であるため、MOSトランジスタＰ５，Ｎ９
で構成されるインバータおよびMOSトランジス
タＰ６，Ｎ１０で構成されるインバータにより、
出力端２８は以前の状態を保持し続ける。
２６は、夫夫電源電圧付近、および接地電位付近
におかれ、MOSトランジスタＰ４，Ｎ８は非導
通状態にある。そしてリセツト入力端子を接地電
位付近とすればMOSトランジスタＰ２も非導通
状態であるため、MOSトランジスタＰ５，Ｎ９
で構成されるインバータおよびMOSトランジス
タＰ６，Ｎ１０で構成されるインバータにより、
出力端２８は以前の状態を保持し続ける。
いま、出力端２８が“Ｌ”である状態から入力
端２６に供給される電圧を徐々に上げていくと、
電源電圧VDD、MOSトランジスタＰ５およびNN
８の閾値電圧VT、易動度μ、および素子寸法即
ち、チヤンネル長およびチヤンネル幅等で定ま
る。MOSトランジスタＰ６，Ｎ１０で構成され
るインバータを反転させるに必要なMOSトラン
ジスタＮ８のゲート・ソース電圧を越えることに
より、端子２７の電位が引き下げられ出力は
“Ｈ”となる。
端２６に供給される電圧を徐々に上げていくと、
電源電圧VDD、MOSトランジスタＰ５およびNN
８の閾値電圧VT、易動度μ、および素子寸法即
ち、チヤンネル長およびチヤンネル幅等で定ま
る。MOSトランジスタＰ６，Ｎ１０で構成され
るインバータを反転させるに必要なMOSトラン
ジスタＮ８のゲート・ソース電圧を越えることに
より、端子２７の電位が引き下げられ出力は
“Ｈ”となる。
次に、リセツト入力端子２１に印加される電圧
を徐々に上げる程度においては、定電流源３３か
ら供給される電流を流すために必要なMOSトラ
ンジスタＮ４のゲート・ソース電圧よりも、端子
２６に供給される電流を流すために必要なMOS
トランジスタＮ５のゲート・ソース電圧が小さく
なる様にMOSトランジスタＮ４およびＮ５の素
子寸法を定めることにより、始めにMOSトラン
ジスタ・スイツチＮ５のオン抵抗が十分小さな値
となり、端子２６の接地電位付近とし、MOSト
ランジスタＮ８を非導通状態とする。
を徐々に上げる程度においては、定電流源３３か
ら供給される電流を流すために必要なMOSトラ
ンジスタＮ４のゲート・ソース電圧よりも、端子
２６に供給される電流を流すために必要なMOS
トランジスタＮ５のゲート・ソース電圧が小さく
なる様にMOSトランジスタＮ４およびＮ５の素
子寸法を定めることにより、始めにMOSトラン
ジスタ・スイツチＮ５のオン抵抗が十分小さな値
となり、端子２６の接地電位付近とし、MOSト
ランジスタＮ８を非導通状態とする。
さらにリセツト入力端子電圧を上げることによ
り、MOSトランジスタＮ４のオン抵抗が十分小
さな値となり、端子２４が接地電位付近となり、
リセツト用MOSトランジスタＰ２のゲート・ソ
ース電圧が閾値電圧VTを越え、導通状態となる。
インバータの構成要素であるMOSトランジスタ
Ｎ９の流すことのできる電流よりもリセツト用
MOSトランジスタＰ２が供給し得る電流が大き
くなる様にMOSトランジスタＮ９，Ｐ２の素子
寸法を定めることにより、端子２７の電位は引き
上げられる。
り、MOSトランジスタＮ４のオン抵抗が十分小
さな値となり、端子２４が接地電位付近となり、
リセツト用MOSトランジスタＰ２のゲート・ソ
ース電圧が閾値電圧VTを越え、導通状態となる。
インバータの構成要素であるMOSトランジスタ
Ｎ９の流すことのできる電流よりもリセツト用
MOSトランジスタＰ２が供給し得る電流が大き
くなる様にMOSトランジスタＮ９，Ｐ２の素子
寸法を定めることにより、端子２７の電位は引き
上げられる。
端子２７の電位がMOSトランジスタＰ６，Ｎ
１０により構成される第２のインバータの閾値電
圧を越えることにより、出力端２８は接地電位付
近となり、回路は安定な状態となる。
１０により構成される第２のインバータの閾値電
圧を越えることにより、出力端２８は接地電位付
近となり、回路は安定な状態となる。
ここでリセツトのかかる電圧は、定電流源３３
とMOSトランジスタＮ４の素子定数により一意
に定まる値であり、回路の電源電圧に影響されな
い。従つて、MOSトランジスタＮ４のゲート２
１にTTLレベルで“Ｈ”、“Ｌ”を印加すること
により、導通、非導通となる範囲に閾値電圧VT
を設定することで、電源電圧によらず、TTLレ
ベルを入力することで動作するリセツト回路を実
現できる。
とMOSトランジスタＮ４の素子定数により一意
に定まる値であり、回路の電源電圧に影響されな
い。従つて、MOSトランジスタＮ４のゲート２
１にTTLレベルで“Ｈ”、“Ｌ”を印加すること
により、導通、非導通となる範囲に閾値電圧VT
を設定することで、電源電圧によらず、TTLレ
ベルを入力することで動作するリセツト回路を実
現できる。
第５図に示した他の具体的回路構成図は、第４
図の回路がTTLレベルで“Ｈ”を入力するとリ
セツトがかかる構成となつていたものを“Ｌ”を
入力するとリセツトがかかる構成に変更したもの
である。
図の回路がTTLレベルで“Ｈ”を入力するとリ
セツトがかかる構成となつていたものを“Ｌ”を
入力するとリセツトがかかる構成に変更したもの
である。
新しく追加されたMOSトランジスタＮ１は、
TTLレベル“Ｈ”を入力した場合、定電流源３
３から供給される電流を十分引ける様、閾値電圧
VT易動度μ、素子寸法等が定められており、こ
の状態では端子２１は“Ｌ”となる。
TTLレベル“Ｈ”を入力した場合、定電流源３
３から供給される電流を十分引ける様、閾値電圧
VT易動度μ、素子寸法等が定められており、こ
の状態では端子２１は“Ｌ”となる。
リセツト入力端子２２をTTLレベルで“Ｌ”
とすることにより、MOSトランジスタＮ１は非
導通状態となり、端子２１は電源電圧付近とな
り、第４図の回路において端子２１を“Ｈ”とし
た場合と等価となり、リセツトがかかる。
とすることにより、MOSトランジスタＮ１は非
導通状態となり、端子２１は電源電圧付近とな
り、第４図の回路において端子２１を“Ｈ”とし
た場合と等価となり、リセツトがかかる。
第６図に示した他の実施例の回路構成図は、第
５図の回路における定電流源３３およびMOSト
ランジスタＮ４をMOSトランジスタＰ１，Ｎ３
により構成されるインバータに置き換えたもので
ある。
５図の回路における定電流源３３およびMOSト
ランジスタＮ４をMOSトランジスタＰ１，Ｎ３
により構成されるインバータに置き換えたもので
ある。
これは第４図、第５図の回路がMOSトランジ
スタＮ４とＮ５のオン抵抗が十分小さな値となる
のに必要なゲート・ソース電圧が異なることで実
現していた機能をMOSトランジスタＰ１，Ｎ３
で構成されるインバータの閾値電圧を、端子２６
に供給される電流を引くのに必要なMOSトラン
ジスタＮ５のゲート・ソース電圧より高くするこ
とにより実現したものである。
スタＮ４とＮ５のオン抵抗が十分小さな値となる
のに必要なゲート・ソース電圧が異なることで実
現していた機能をMOSトランジスタＰ１，Ｎ３
で構成されるインバータの閾値電圧を、端子２６
に供給される電流を引くのに必要なMOSトラン
ジスタＮ５のゲート・ソース電圧より高くするこ
とにより実現したものである。
第７図に示した他の具体的回路構成図は、リセ
ツト入力端子をＬとすることにより、定電流源３
１，３２から供給される電流を夫夫MOSトラン
ジスタＮ１，Ｎ２が流せなくなることにより端子
２１，２３の電位が上り、スイツチ用MOSトラ
ンジスタＮ５、リセツト用MOSトランジスタＮ
７が導通し、リセツトをかけるものである。
ツト入力端子をＬとすることにより、定電流源３
１，３２から供給される電流を夫夫MOSトラン
ジスタＮ１，Ｎ２が流せなくなることにより端子
２１，２３の電位が上り、スイツチ用MOSトラ
ンジスタＮ５、リセツト用MOSトランジスタＮ
７が導通し、リセツトをかけるものである。
ここでMOSトランジスタＮ１はMOSトランジ
スタＮ２と比較してより高いゲート・ソース電圧
でオン抵抗が十分大きくなる様素子寸法を定める
ことにより、リセツト入力電圧を徐々に下げる過
程において、始めにMOSトランジスタＮ５が導
通し、これによりMOSトランジスタＮ８が非導
通状態とし、さらにリセツト入力電圧を下げるこ
とにより、MOSトランジスタＮ２のオン抵抗が
十分大きくなり、端子２３は電源電圧付近とな
り、MOSトランジスタＮ７を導通状態とする。
スタＮ２と比較してより高いゲート・ソース電圧
でオン抵抗が十分大きくなる様素子寸法を定める
ことにより、リセツト入力電圧を徐々に下げる過
程において、始めにMOSトランジスタＮ５が導
通し、これによりMOSトランジスタＮ８が非導
通状態とし、さらにリセツト入力電圧を下げるこ
とにより、MOSトランジスタＮ２のオン抵抗が
十分大きくなり、端子２３は電源電圧付近とな
り、MOSトランジスタＮ７を導通状態とする。
MOSトランジスタＮ７はそのソースが端子２
７に接続されているため、ドレイン・ソース電圧
は、電源電圧とMOSトランジスタＰ６，Ｎ１０
で構成されるインバータの閾値電圧の差まで下
る。従つてこの状態でもMOSトランジスタＮ９
の供給し得る電流を飽和させられる様に素子寸法
を定める。
７に接続されているため、ドレイン・ソース電圧
は、電源電圧とMOSトランジスタＰ６，Ｎ１０
で構成されるインバータの閾値電圧の差まで下
る。従つてこの状態でもMOSトランジスタＮ９
の供給し得る電流を飽和させられる様に素子寸法
を定める。
これにより、端子２７の電位を引き上げ、
MOSトランジスタＰ６，Ｎ１０で構成されるイ
ンバータを反転させ、回路は安定な状態となる。
MOSトランジスタＰ６，Ｎ１０で構成されるイ
ンバータを反転させ、回路は安定な状態となる。
第８図に示した又他の具体的回路構成図は、リ
セツト入力端子２１をTTLレベルで“Ｈ”とす
ることにより、出力端２８を“Ｈ”とする一構成
例である。
セツト入力端子２１をTTLレベルで“Ｈ”とす
ることにより、出力端２８を“Ｈ”とする一構成
例である。
リセツト入力端２１を“Ｈ”とすることにより
MOSトランジスタＮ４は導通状態となり、端子
２４は接地電位付近となり、MOSトランジスタ
Ｐ３のゲート・ソース電圧が閾値電圧VTを越え、
ラツチ回路の入力端２５を電源電圧付近とするた
め、MOSトランジスタＰ４は非導通状態となる。
そしてインバータの構成要素であるMOSトラン
ジスタＰ５の供給し得る電流よりもMOSトラン
ジスタＮ６が流し得る電流が大きくなる様、
MOSトランジスタＰ５，Ｎ６の素子定数を定め
ることにより、端子２７の電位を引き下げMOS
トランジスタＮ６，Ｐ１０で構成されるインバー
タを反転させ、出力端２８を“Ｈ”とし回路は安
定な状態となる。
MOSトランジスタＮ４は導通状態となり、端子
２４は接地電位付近となり、MOSトランジスタ
Ｐ３のゲート・ソース電圧が閾値電圧VTを越え、
ラツチ回路の入力端２５を電源電圧付近とするた
め、MOSトランジスタＰ４は非導通状態となる。
そしてインバータの構成要素であるMOSトラン
ジスタＰ５の供給し得る電流よりもMOSトラン
ジスタＮ６が流し得る電流が大きくなる様、
MOSトランジスタＰ５，Ｎ６の素子定数を定め
ることにより、端子２７の電位を引き下げMOS
トランジスタＮ６，Ｐ１０で構成されるインバー
タを反転させ、出力端２８を“Ｈ”とし回路は安
定な状態となる。
第９図に示した更に他の実施例の回路構成図
は、第８図の回路のリセツト入力端子の論理レベ
ルを反転し、TTLレベルで“Ｌ”を入力するこ
とにより、出力を“Ｈ”とする構成である。
は、第８図の回路のリセツト入力端子の論理レベ
ルを反転し、TTLレベルで“Ｌ”を入力するこ
とにより、出力を“Ｈ”とする構成である。
MOSトランジスタＮ６がMOSトランジスタＰ
５の供給し得る電流を引き、端子２７の電位を引
き下げるよに必要なゲート・ソース電圧よりも、
定電流源３３から供給される電流を流すために必
要なMOSトランジスタＮ４のゲート・ソース電
圧が低くなる様に、MOSトランジスタＮ４，Ｎ
６の素子定数を定めることにより、リセツト入力
電圧を下げる過程において、始めにMOSトラン
ジスタＰ４を非導通状態とし、さらに入力電圧を
下げることにより、MOSトランジスタＮ６を導
通状態とし、リセツトをかけるものである。
５の供給し得る電流を引き、端子２７の電位を引
き下げるよに必要なゲート・ソース電圧よりも、
定電流源３３から供給される電流を流すために必
要なMOSトランジスタＮ４のゲート・ソース電
圧が低くなる様に、MOSトランジスタＮ４，Ｎ
６の素子定数を定めることにより、リセツト入力
電圧を下げる過程において、始めにMOSトラン
ジスタＰ４を非導通状態とし、さらに入力電圧を
下げることにより、MOSトランジスタＮ６を導
通状態とし、リセツトをかけるものである。
以上説明したように、本発明のリセツト回路に
よれば、外付部品を必要とせず、入力ピン数を増
やすことなくCMOS回路のリセツトを電源電圧
によらず、TTLレベルにより制御することが可
能な集積回路を実現できる。
よれば、外付部品を必要とせず、入力ピン数を増
やすことなくCMOS回路のリセツトを電源電圧
によらず、TTLレベルにより制御することが可
能な集積回路を実現できる。
尚、本発明は上述した例にのみ限定されず、幾
多の変更を加え得るものとする。例えばラツチ回
路を複数具備した回路全体のリセツト回路にも適
用できる。また、第１のインバータをクロツクト
インバータ等に置き換え、リセツト時のみ第１の
インバータの出力端を非導通状態とし、電流制御
である該リセツト回路を、電圧制御とした回路へ
も適用できる。さらに回路構成トランジスタを
MOS型としたが、ゲート絶縁膜として他の絶縁
層を用いても一向にさしつかえ無い。
多の変更を加え得るものとする。例えばラツチ回
路を複数具備した回路全体のリセツト回路にも適
用できる。また、第１のインバータをクロツクト
インバータ等に置き換え、リセツト時のみ第１の
インバータの出力端を非導通状態とし、電流制御
である該リセツト回路を、電圧制御とした回路へ
も適用できる。さらに回路構成トランジスタを
MOS型としたが、ゲート絶縁膜として他の絶縁
層を用いても一向にさしつかえ無い。
第１図は従来のラツチ回路の回路図、第２図は
従来の外部からリセツトをかけることのできる他
の従来のラツチ回路およびTTLレベルとのイン
ターフエースを示す回路図、第３図は本発明のリ
セツト回路の原理的構成を示すブロツク図、第４
図は本発明のリセツト回路の一実施例を示す回路
接続図、第５図〜第９図は本発明のリセツト回路
のそれぞれ他の実施例を示す回路接続図である。 １，Ｐ１，Ｐ６……Ｐチヤンネル型MOSトラ
ンジスタ、２，Ｎ１〜Ｎ１０……Ｎチヤンネル型
MOSトランジスタ、３，４……インバータ、５，
６，２５，２６……ラツチ回路入力端子、７，
８，１９，２３，２４，２７……接続端子、９，
２９……電源供給端子、１０，３０……接地端
子、１１……NOR、１２，２１，２２……リセ
ツト入力端子、１３……NPNトランジスタ、１
４……抵抗、１５……インターフエース、１６…
…スイツチ、１７……出力反転回路、１８……ラ
ツチ回路、２８……出力端子、３１〜３３……定
電流源。
従来の外部からリセツトをかけることのできる他
の従来のラツチ回路およびTTLレベルとのイン
ターフエースを示す回路図、第３図は本発明のリ
セツト回路の原理的構成を示すブロツク図、第４
図は本発明のリセツト回路の一実施例を示す回路
接続図、第５図〜第９図は本発明のリセツト回路
のそれぞれ他の実施例を示す回路接続図である。 １，Ｐ１，Ｐ６……Ｐチヤンネル型MOSトラ
ンジスタ、２，Ｎ１〜Ｎ１０……Ｎチヤンネル型
MOSトランジスタ、３，４……インバータ、５，
６，２５，２６……ラツチ回路入力端子、７，
８，１９，２３，２４，２７……接続端子、９，
２９……電源供給端子、１０，３０……接地端
子、１１……NOR、１２，２１，２２……リセ
ツト入力端子、１３……NPNトランジスタ、１
４……抵抗、１５……インターフエース、１６…
…スイツチ、１７……出力反転回路、１８……ラ
ツチ回路、２８……出力端子、３１〜３３……定
電流源。
Claims (1)
- １ 第１の回路節点に一方のインバータの入力端
および他方のインバータの出力端が共通制御され
第２の回路節点に前記他方のインバータの入力端
および前記一方のインバータの出力端が共通接続
された二つのインバータよりなるラツチ回路と、
前記第１の回路節点と第１の電源端子との間に接
続され、ゲートに供給される第１の入力信号によ
つて導通して前記ラツチ回路を第１の安定状態と
する第1MOSトランジスタと、前記第１の回路節
点と第２の電源端子との間に接続され、ゲートに
供給される第２の入力信号によつて導通して前記
ラツチ回路を第２の安定状態とする第2MOSトラ
ンジスタと、前記第１および第２の電源端子間に
直列接続された定電流源および第3MOSトランジ
スタと、この第3MOSトランジスタのゲートに
TTLレベルのリセツト指令信号を印加する手段
と、前記第１の回路節点と前記第１の電源端子と
の間に接続され、導通時に前記ラツチ回路を前記
第１の安定状態とする第4MOSトランジスタと、
前記定電流源と前記第3MOSトランジスタの接続
点に得られる電圧に応答して前記第4MOSトラン
ジスタの導通、非導通を制御する手段と、前記第
2MOSトランジスタのゲートと前記第２の電源端
子との間に接続された第5MOSトランジスタと、
前記リセツト指令信号又は前記接続点に得られる
電圧に応答して、前記第5MOSトランジスタが導
通時に前記第4MOSトランジスタを導通状態とす
る手段とを備えるリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097759A JPS60241320A (ja) | 1984-05-16 | 1984-05-16 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097759A JPS60241320A (ja) | 1984-05-16 | 1984-05-16 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241320A JPS60241320A (ja) | 1985-11-30 |
| JPH0349210B2 true JPH0349210B2 (ja) | 1991-07-26 |
Family
ID=14200802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097759A Granted JPS60241320A (ja) | 1984-05-16 | 1984-05-16 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241320A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137814A (ja) * | 1987-11-25 | 1989-05-30 | Nec Corp | 発振回路 |
| FR2692072A1 (fr) * | 1992-06-05 | 1993-12-10 | Sgs Thomson Microelectronics | Bascule bistable à commande de réinitialisation. |
-
1984
- 1984-05-16 JP JP59097759A patent/JPS60241320A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60241320A (ja) | 1985-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |