JPS60241320A - リセツト回路 - Google Patents
リセツト回路Info
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- JPS60241320A JPS60241320A JP59097759A JP9775984A JPS60241320A JP S60241320 A JPS60241320 A JP S60241320A JP 59097759 A JP59097759 A JP 59097759A JP 9775984 A JP9775984 A JP 9775984A JP S60241320 A JPS60241320 A JP S60241320A
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- reset
- circuit
- terminal
- inverter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は絶縁ゲート型電界効果トランジスタ、主として
ＭＯＳ電界効果トランジスタ（Ｊ′）、下ＭＯＳトラン
ジスタと呼ぶ）によって構成された回路に関するもので
、持にＣＭＯＳラッチ回路に付加されるリセット回路に
関する。
ＭＯＳ電界効果トランジスタ（Ｊ′）、下ＭＯＳトラン
ジスタと呼ぶ）によって構成された回路に関するもので
、持にＣＭＯＳラッチ回路に付加されるリセット回路に
関する。
（従来技術）
従来のラッチ回路の１例を第１図に示す。第１図におい
て、２つの入力信号電圧が供給される第１、第２の入力
端子５，６を有し、０ＭＯ８構成を成す直列に接続され
たＰチャンネル型ＭＯ８）ランジスタｌおよびＮチャン
ネル型ＭＯ８’）ランジスタ２［、ＭＯＳ）ランジスタ
１のソースが電源供給端子９に、ＭＯＳ）ランジスタ２
のソースが接地端子１０に接続されている。
て、２つの入力信号電圧が供給される第１、第２の入力
端子５，６を有し、０ＭＯ８構成を成す直列に接続され
たＰチャンネル型ＭＯ８）ランジスタｌおよびＮチャン
ネル型ＭＯ８’）ランジスタ２［、ＭＯＳ）ランジスタ
１のソースが電源供給端子９に、ＭＯＳ）ランジスタ２
のソースが接地端子１０に接続されている。
このＭＯＳ）ランンスタ１，２のドレインは端子７にお
いて接続されている。端子７には、入力信号の論理レベ
ルを保持する夫々入力端と出力端が互いに接続された第
１、第２のインバータ３゜４が接続され、端子８がこの
う、子回路の出力端子となる。
いて接続されている。端子７には、入力信号の論理レベ
ルを保持する夫々入力端と出力端が互いに接続された第
１、第２のインバータ３゜４が接続され、端子８がこの
う、子回路の出力端子となる。
この回路におい工、入力端子５，６の状態にか・かわら
ずリセットをかける回路の１例を第２図に示す。第１図
と異なる点は、インバータ４が２人力Ｎ０ＲＩＩに置き
換えられ、Ｎ０ＲＩＩの一方の入力端子がリセット信号
の入力端子となっている点である。
ずリセットをかける回路の１例を第２図に示す。第１図
と異なる点は、インバータ４が２人力Ｎ０ＲＩＩに置き
換えられ、Ｎ０ＲＩＩの一方の入力端子がリセット信号
の入力端子となっている点である。
従来、Ｎ０ＲＩＩに代表されるＣＭＯＳ論理回路におい
ては、その論理レベルの閾値電圧は電源電圧の約ｉにあ
り、この回路をＴＴＬレベルでリセット制御するために
は、外部インターフェースを必要としていた。その−例
が第２図におけるＮｐＮトランジスター３および電流制
限抵抗１４である。
ては、その論理レベルの閾値電圧は電源電圧の約ｉにあ
り、この回路をＴＴＬレベルでリセット制御するために
は、外部インターフェースを必要としていた。その−例
が第２図におけるＮｐＮトランジスター３および電流制
限抵抗１４である。
入力端１２にＴＴＬレベルを印加することにょシ、トラ
ンジスタ１３のコレクタ電位は０ＭＯ８の論理レベルと
なる。
ンジスタ１３のコレクタ電位は０ＭＯ８の論理レベルと
なる。
（発明が解決しようとする問題点）
本発明は、この点に鑑みてなされたもので、外付部品お
よびビン数を増加させることなく、ＴＴＬ′ レベルを
入力することによシ、ラッチ回路をリセットする集積回
路を提供することを目的とする。
よびビン数を増加させることなく、ＴＴＬ′ レベルを
入力することによシ、ラッチ回路をリセットする集積回
路を提供することを目的とする。
（問題点を解決するための手段）
本発明のリセット回路は、電源電圧によらず、 ＴＴＬ
の論理レベルを入力することにょ多動作するためのイン
ターフェース回路を有し、リセットをかける以前に入力
端子を有するＰチャンネル型もしくはＮチャンネルＷＭ
ＯＳトランジスタを非導通状態とする機能を有し、第２
のインバータの入力に接続されたリセットをかけるため
のＭＯＳトランジスタが通常は非導通状態であわ、リセ
ットをかける場合には第１のインバータの出力ＭＯＳト
ランジスタを飽和させることにょシ、第２のインバータ
を反転させることを特徴とする。
の論理レベルを入力することにょ多動作するためのイン
ターフェース回路を有し、リセットをかける以前に入力
端子を有するＰチャンネル型もしくはＮチャンネルＷＭ
ＯＳトランジスタを非導通状態とする機能を有し、第２
のインバータの入力に接続されたリセットをかけるため
のＭＯＳトランジスタが通常は非導通状態であわ、リセ
ットをかける場合には第１のインバータの出力ＭＯＳト
ランジスタを飽和させることにょシ、第２のインバータ
を反転させることを特徴とする。
すなわち、第３図は、本発明の基本構成を示すプロ、り
図である。図において、１５はリセット端子２１に供給
されたＴＴＬレベルを０ＭＯ８の論理レベルに変換する
インターフェースでアシ、その出力は出力端１９に供給
される。１６はラッチ回路１８の入力トランジスタをハ
イインピーダンス状態とするスイッチで入力端１９に供
給される電位によ多制御される。１７はラッチ回路１８
をリセットする回路で入力端１９によ多制御され出力端
２８にリセットされた出力が現れる。
図である。図において、１５はリセット端子２１に供給
されたＴＴＬレベルを０ＭＯ８の論理レベルに変換する
インターフェースでアシ、その出力は出力端１９に供給
される。１６はラッチ回路１８の入力トランジスタをハ
イインピーダンス状態とするスイッチで入力端１９に供
給される電位によ多制御される。１７はラッチ回路１８
をリセットする回路で入力端１９によ多制御され出力端
２８にリセットされた出力が現れる。
（発明の効果）
本発明のリセット回路によれに、外付部品を必要とせず
、寸だ入力ビン数を増加することなくＣＭＯＳラッチ回
路のリセットを電源電圧によらずＴＴＬレベルによ多制
御することを可能とする効゛果がある。
、寸だ入力ビン数を増加することなくＣＭＯＳラッチ回
路のリセットを電源電圧によらずＴＴＬレベルによ多制
御することを可能とする効゛果がある。
（実施例）
以下、図面を参照して本発明をよシ詳細に説明する。
第４図は第３図のプロ、り図を具体的に示した一実施例
の回路構成図である。なお、本回路は集積回路として同
一半導体基板に形成されたものでアシ、使用ＭＯＳトラ
ンジスタは全て二ンノ）ンスメント型である。又、同−
機能部は同一番号を示している。
の回路構成図である。なお、本回路は集積回路として同
一半導体基板に形成されたものでアシ、使用ＭＯＳトラ
ンジスタは全て二ンノ）ンスメント型である。又、同−
機能部は同一番号を示している。
電源電圧ＶＤＤは電源供給端子２９に供給され、それは
定電流源３３を通してＮチャンネル製入力ＭＯＳ）ラン
ジスタＮ４のドレインへ供給される。
定電流源３３を通してＮチャンネル製入力ＭＯＳ）ラン
ジスタＮ４のドレインへ供給される。
そのゲートはＭＯＳ）ランジメタ９スイ、チＮ５のゲー
トと共通であシ、リセット入力端子２１へ接続され、そ
れらのソースは接地端子３０へ接続される。リセット用
ＭＯ８）ランジスタＰ２のソースは電源供給端子２９へ
接続され、そのゲートは端子２４に接続され、入力ＭＯ
８）ランジスタＮ４のドレイン電圧を供給され、そのド
レインは端子２７に接続される。以上の接続関係によ）
、ラッチ回路に付加されたリセット回路が構成される。
トと共通であシ、リセット入力端子２１へ接続され、そ
れらのソースは接地端子３０へ接続される。リセット用
ＭＯ８）ランジスタＰ２のソースは電源供給端子２９へ
接続され、そのゲートは端子２４に接続され、入力ＭＯ
８）ランジスタＮ４のドレイン電圧を供給され、そのド
レインは端子２７に接続される。以上の接続関係によ）
、ラッチ回路に付加されたリセット回路が構成される。
電源供給端子２９は又、Ｐチャンネルｇ Ｍ ＯＳトラ
ンジスター４のソースに接続され、そのドレインは端子
２７において、Ｎチャンネル型ＭＯＳトランジスタＮ８
のドレインと接続され、ＭＯ８トランジスタＮ８のソー
スは接地端子３０に接続されている。ＭＯＢ）ランジス
タＰ４．Ｎ８のゲートは夫夫ラッチ回路の入力端２５．
２６に接続されている。ＭＯＢ）ランジスタＰ５．Ｎ９
およびＭＯ８トラフ９ｘｆｉＰ６．ＮＩＯは夫夫第１、
第２のインバータを構成し、ＭＯＢ）ランジスタＰ５．
Ｎ９の出力端およびＭＯＢ）ランジスタＰ６．ＮＩＯの
入力端は端子２７に接続され、ＭＯＢ）ランジスタＰ５
．Ｎ９の入力端およびＭＯＢ）ランジスタＰ６．ＮＩＯ
の出力端は、ラッチ回路の出力端２８に接続されている
。以上の接続関係によシラッチ回路が構成される。
ンジスター４のソースに接続され、そのドレインは端子
２７において、Ｎチャンネル型ＭＯＳトランジスタＮ８
のドレインと接続され、ＭＯ８トランジスタＮ８のソー
スは接地端子３０に接続されている。ＭＯＢ）ランジス
タＰ４．Ｎ８のゲートは夫夫ラッチ回路の入力端２５．
２６に接続されている。ＭＯＢ）ランジスタＰ５．Ｎ９
およびＭＯ８トラフ９ｘｆｉＰ６．ＮＩＯは夫夫第１、
第２のインバータを構成し、ＭＯＢ）ランジスタＰ５．
Ｎ９の出力端およびＭＯＢ）ランジスタＰ６．ＮＩＯの
入力端は端子２７に接続され、ＭＯＢ）ランジスタＰ５
．Ｎ９の入力端およびＭＯＢ）ランジスタＰ６．ＮＩＯ
の出力端は、ラッチ回路の出力端２８に接続されている
。以上の接続関係によシラッチ回路が構成される。
かかる構成において、リセット入力端２１をＴＴＴＬ論
理レベルで′ｎＨ“とすると、出力端２８はほぼ接地電
位となるリセット回路が実現される。
理レベルで′ｎＨ“とすると、出力端２８はほぼ接地電
位となるリセット回路が実現される。
定常状態におけるう、子回路の入力端子２５゜２６は、
夫夫電源電圧付近、および接地電位付近におかれ、ＭＯ
Ｂ）ランジスタＰ４．Ｎ８は非導通状態にある。そして
リセット入力端子を接地電位付近とすればＭＯＢ）ラン
ジスタＰ２も非導通状態であるため、ＭＯＢ）ランジス
タＰ５．Ｎ９で構成されるインバータおよびＭＯＢ）ラ
ンジスタＰ６．ＮＩＯで構成されるインバータにょシ、
出力端２８は以前の状態を保持し続ける。
夫夫電源電圧付近、および接地電位付近におかれ、ＭＯ
Ｂ）ランジスタＰ４．Ｎ８は非導通状態にある。そして
リセット入力端子を接地電位付近とすればＭＯＢ）ラン
ジスタＰ２も非導通状態であるため、ＭＯＢ）ランジス
タＰ５．Ｎ９で構成されるインバータおよびＭＯＢ）ラ
ンジスタＰ６．ＮＩＯで構成されるインバータにょシ、
出力端２８は以前の状態を保持し続ける。
いま、出力端２８が１１Ｌ〃である状態から入力端２６
に供給される電圧を徐々に上げていくと、電源電圧ＶＤ
Ｄ、ＭＯ８）ランジスタＰ５およびＮＮ８の閾値電圧７
丁、易動度μ、および素子寸法即ち、チャンネル長およ
びチャンネル幅等で定まる。ＭＯＢ）ランジスタＰ６．
ＮＩＯで構成されるインバータを反転させるに必要なＭ
ＯＢ）ランジスタＮ８のゲート・′ソース電圧を超える
ことにより、端子２７の電位が引き下げられ出力は１）
Ｆ／となる。
に供給される電圧を徐々に上げていくと、電源電圧ＶＤ
Ｄ、ＭＯ８）ランジスタＰ５およびＮＮ８の閾値電圧７
丁、易動度μ、および素子寸法即ち、チャンネル長およ
びチャンネル幅等で定まる。ＭＯＢ）ランジスタＰ６．
ＮＩＯで構成されるインバータを反転させるに必要なＭ
ＯＢ）ランジスタＮ８のゲート・′ソース電圧を超える
ことにより、端子２７の電位が引き下げられ出力は１）
Ｆ／となる。
次に、リセット入力端子２１に印加される電圧を徐々に
上げる過程においては、定電流源３３から供給される電
流を流すために必要なＭＯＢ）ランジスタＮ４のゲート
・ソース電圧よシも、端子２６に供給される電流を流す
ために必要なＭＯＳトランジスタＮ５のゲート・ソース
電圧が小さくなる様にＭＯＢ）ランジスタＮ４およびＮ
５の素子寸法を定めることによシ、始めにＭＯＢ）ラン
ゾスタ・スイッチＮ５のオン抵抗が十分小さな値となり
、端子２６を接地電位付近とし、ＭＯＢ）ランジスタＮ
８を非導通状態とする。
上げる過程においては、定電流源３３から供給される電
流を流すために必要なＭＯＢ）ランジスタＮ４のゲート
・ソース電圧よシも、端子２６に供給される電流を流す
ために必要なＭＯＳトランジスタＮ５のゲート・ソース
電圧が小さくなる様にＭＯＢ）ランジスタＮ４およびＮ
５の素子寸法を定めることによシ、始めにＭＯＢ）ラン
ゾスタ・スイッチＮ５のオン抵抗が十分小さな値となり
、端子２６を接地電位付近とし、ＭＯＢ）ランジスタＮ
８を非導通状態とする。
さらにリセット入力端子電圧を上げることによｆｉ、Ｍ
ＯＢ）ランジスタＮ４のオン抵抗が十分小さな値となシ
、端子２４が接地電位付近となシ、リセット用ＭＯ８）
ランジスタＰ２のゲート・ソース電圧が閾値電圧ＶＴを
超え、導通状態となる。
ＯＢ）ランジスタＮ４のオン抵抗が十分小さな値となシ
、端子２４が接地電位付近となシ、リセット用ＭＯ８）
ランジスタＰ２のゲート・ソース電圧が閾値電圧ＶＴを
超え、導通状態となる。
インバータの構成要素であるＭＯＢ）ランジスタＮ９の
流すことのできる電流よシもリセット用ＭＯ８）ランジ
スタＰ２が供給し得る電流が大きくなる様にＭＯＢ）ラ
ンジスタＮ９．Ｐ２の素子寸法を定めることによシ、端
子２７の電位は引き上げられる。
流すことのできる電流よシもリセット用ＭＯ８）ランジ
スタＰ２が供給し得る電流が大きくなる様にＭＯＢ）ラ
ンジスタＮ９．Ｐ２の素子寸法を定めることによシ、端
子２７の電位は引き上げられる。
端子２７の電位がＭＯＢ）ランジスタＰ６゜ＮＩＯによ
多構成される第２のインバータの閾値電圧を超えること
によシ、出力端２８は接地電位付近となシ、回路は安定
な状態となる。
多構成される第２のインバータの閾値電圧を超えること
によシ、出力端２８は接地電位付近となシ、回路は安定
な状態となる。
ここでリセットのかかる電圧は、定電流源３３、！：、
ＭＯＢ）ランジスタＮ４の素子定数により −意に定ま
る値であシ、回路の電源電圧に影響されない。従って、
ＭＯＢ）ランジスタＮ４のゲート２１にＴＴＬレベルで
Ｈ“、′Ｌ“を印加するととによシ、導通、非導通とな
る範囲に閾値電圧ＶＴを設定することで、電源電圧によ
らず、ＴＴＬレベルを入力することで動作するリセット
回路を実現できる。
ＭＯＢ）ランジスタＮ４の素子定数により −意に定ま
る値であシ、回路の電源電圧に影響されない。従って、
ＭＯＢ）ランジスタＮ４のゲート２１にＴＴＬレベルで
Ｈ“、′Ｌ“を印加するととによシ、導通、非導通とな
る範囲に閾値電圧ＶＴを設定することで、電源電圧によ
らず、ＴＴＬレベルを入力することで動作するリセット
回路を実現できる。
第５図に示した他の具体的回路構成図は、第４図の回路
がＴＴＬレベルで”Ｈ“を′入力するとリセットがかか
る構成となっていたものをゞゝＬ“を入力するとリセッ
トがかかる構成に変更したものである。
がＴＴＬレベルで”Ｈ“を′入力するとリセットがかか
る構成となっていたものをゞゝＬ“を入力するとリセッ
トがかかる構成に変更したものである。
新しく追加されたＭＯＢ）ランジスタＮ１は、ＴＴＬレ
ベル“Ｈ〃を入力した場合、定電流源３から供給される
電流を十分引ける様、閾値電圧Ｖｔ易動度μ、素子寸法
等が定められておシ、この状態では端子２１はＬ“とな
る。
ベル“Ｈ〃を入力した場合、定電流源３から供給される
電流を十分引ける様、閾値電圧Ｖｔ易動度μ、素子寸法
等が定められておシ、この状態では端子２１はＬ“とな
る。
リセット入力端子２２をＴＴＬレベルでｖＩＬ“とする
ことによｆｉ、ＭＯ８）ランジスタＮ１は非導通状態と
なり、端子２１は電源電圧付近となシ、第４図の回路に
おいて端子２１を′Ｈ〃とした場合と等価となシ、リセ
ットがかかる。
ことによｆｉ、ＭＯ８）ランジスタＮ１は非導通状態と
なり、端子２１は電源電圧付近となシ、第４図の回路に
おいて端子２１を′Ｈ〃とした場合と等価となシ、リセ
ットがかかる。
第６図に示した他の実施例の回路構成図は、第５図の回
路における定電流源３３およびＭＯ８）ランジスタＮ４
をＭＯ８）ランジスタＰＩ、Ｎ３によシ構成されるイン
バータに置き換えたものである。
路における定電流源３３およびＭＯ８）ランジスタＮ４
をＭＯ８）ランジスタＰＩ、Ｎ３によシ構成されるイン
バータに置き換えたものである。
これは第４図、第５図の回路がＭＯ８）ランジスタＮ４
とＮ５のオン抵抗が十分小さな値となるのに必要なゲー
ト・ソース電圧が異なることで実現していた機能をＭＯ
８）ランジスタＰＩ、Ｎ３で構成されるインバータの閾
値電圧を、端子２６に供給される電流を引くのに必要な
ＭＯ８）ランジスタＮ５のゲート・ソース電圧よシ高く
することにより実現したものである。
とＮ５のオン抵抗が十分小さな値となるのに必要なゲー
ト・ソース電圧が異なることで実現していた機能をＭＯ
８）ランジスタＰＩ、Ｎ３で構成されるインバータの閾
値電圧を、端子２６に供給される電流を引くのに必要な
ＭＯ８）ランジスタＮ５のゲート・ソース電圧よシ高く
することにより実現したものである。
第７図に示した他の具体的回路構成図は、リセット入力
端子をＬとすることによシ、定電流源３１．３２から供
給される電流を夫夫ＭＯ８）ランジスタＮｌ、Ｎ２が流
せなくなることにより端子２１．２３の電位が上り、ス
イッチ用ＭＯＳトランジスタＮ５、リセット用ＭＯ８）
ランジスタＮ７が導通し、リセットをかけるものである
。
端子をＬとすることによシ、定電流源３１．３２から供
給される電流を夫夫ＭＯ８）ランジスタＮｌ、Ｎ２が流
せなくなることにより端子２１．２３の電位が上り、ス
イッチ用ＭＯＳトランジスタＮ５、リセット用ＭＯ８）
ランジスタＮ７が導通し、リセットをかけるものである
。
ここでＭＯ８）ランジスタＮ１はＭＯ８）ランジスタＮ
２と比較してより高いゲート・ソース気圧でオン抵抗が
十分大きくなる様素子寸法を定めるととによシ、リセッ
ト入力電圧を徐々に下げる過程において、始めにＭＯ８
）ランジスクＮ５が導通し、これによ、ｊｊ）ＭＯ８）
ランジスタＮ８を非導通状態とし、さらにリセット入力
電圧を下げることによｐ、ＭＯ８）ランジスタＮ２の井
ン抵抗が十分大きくなシ、端子２３は電源電圧付近とな
、９．ＭＯ８）ランジスタＮ７を導通状態とする。
２と比較してより高いゲート・ソース気圧でオン抵抗が
十分大きくなる様素子寸法を定めるととによシ、リセッ
ト入力電圧を徐々に下げる過程において、始めにＭＯ８
）ランジスクＮ５が導通し、これによ、ｊｊ）ＭＯ８）
ランジスタＮ８を非導通状態とし、さらにリセット入力
電圧を下げることによｐ、ＭＯ８）ランジスタＮ２の井
ン抵抗が十分大きくなシ、端子２３は電源電圧付近とな
、９．ＭＯ８）ランジスタＮ７を導通状態とする。
ＭＯ８）ランジスタＮ７はそのソースが端子２７に接続
されているため、ドレイン・ソース電圧は、電源電圧と
ＭＯ８）ランジスタＰ６．ＮＩＯで構成されるインバー
タの閾値電圧の差まで下る。
されているため、ドレイン・ソース電圧は、電源電圧と
ＭＯ８）ランジスタＰ６．ＮＩＯで構成されるインバー
タの閾値電圧の差まで下る。
従ってこの状態でもＭＯ８）ランジスタＮ９の供給し得
る電流を飽和させられる様に素子寸法を定める。
る電流を飽和させられる様に素子寸法を定める。
これによシ、端子２７の電位を引き上げ、ＭＯ８トラン
ジスタＰ６．ＮＩＯで構成されるインバータを反転させ
、回路は安定な状態となる。
ジスタＰ６．ＮＩＯで構成されるインバータを反転させ
、回路は安定な状態となる。
第８図に示した又他の具体的回路構成図は、リセット入
力端子２１をＴＴＬレベルでゞゝＨ”とすることに−よ
り、出力端２８をＶ″Ｈ〃とする一構成例である。
力端子２１をＴＴＬレベルでゞゝＨ”とすることに−よ
り、出力端２８をＶ″Ｈ〃とする一構成例である。
リセット入力端２１を１ゝＨ“とすることによりＭＯ８
）ランジスタＮ４は導通状態となシ、端子２４は接地電
位付近となｆｉ、ＭＯ８）ランジスタＰ３のゲート・ソ
ース電圧が閾値電圧ＶＴを超え、ラッチ回路の入力端２
５を１！源電圧付近とするた゛め、ＭＯ８）ランジスタ
Ｐ４は非導通状態となる。
）ランジスタＮ４は導通状態となシ、端子２４は接地電
位付近となｆｉ、ＭＯ８）ランジスタＰ３のゲート・ソ
ース電圧が閾値電圧ＶＴを超え、ラッチ回路の入力端２
５を１！源電圧付近とするた゛め、ＭＯ８）ランジスタ
Ｐ４は非導通状態となる。
そしてインバータの構成要素であるＭＯ８）ランジスタ
Ｐ５の供給し得る電流よ）もＭＯ８）ランジスタＮ６が
流し得る電流が大きくなる様、ＭＯ８トランジスタＰ５
．Ｎ６の素子定数を定めることによル、端子２７の電位
を引き下げＭＯＳトランジスタＮ６．ＰＩＯで構成され
るインバータを反転させ、出力端２８を“Ｈ〃とし回路
は安定な状態となる。
Ｐ５の供給し得る電流よ）もＭＯ８）ランジスタＮ６が
流し得る電流が大きくなる様、ＭＯ８トランジスタＰ５
．Ｎ６の素子定数を定めることによル、端子２７の電位
を引き下げＭＯＳトランジスタＮ６．ＰＩＯで構成され
るインバータを反転させ、出力端２８を“Ｈ〃とし回路
は安定な状態となる。
第９図に示した更に他の実施例の回路構成図は、第８図
の回路のリセット入力端子の論理レベルを反転し、ＴＴ
Ｌレベルで“Ｌ“を入力することによシ、出力をＨ“と
する構成である。
の回路のリセット入力端子の論理レベルを反転し、ＴＴ
Ｌレベルで“Ｌ“を入力することによシ、出力をＨ“と
する構成である。
ＭＯ８）ランジスタＮ６がＭＯ８）ランジスタＰ５の供
給し得る電流を引き、端子２７の電位を引き下げるのに
必要なゲート・ソース電圧よυも、定電流源３３から供
給される電流を流すために必要なＭＯ８）ランジスタＮ
４のゲート・ソース電圧が低くなる様に、ＭＯ８）ラン
ジスタＮ４゜Ｎ６の素子定数を定めることにより、ＩＪ
上セツト力電圧を下げる過程において、始めにＭＯ−８
）ランジスタＰ４を非導通状態とし、さらに入力電圧を
下げることによ、９、ＭＯ８）ランジスタＮ６を導通状
態とし、リセットをかけるものである。
給し得る電流を引き、端子２７の電位を引き下げるのに
必要なゲート・ソース電圧よυも、定電流源３３から供
給される電流を流すために必要なＭＯ８）ランジスタＮ
４のゲート・ソース電圧が低くなる様に、ＭＯ８）ラン
ジスタＮ４゜Ｎ６の素子定数を定めることにより、ＩＪ
上セツト力電圧を下げる過程において、始めにＭＯ−８
）ランジスタＰ４を非導通状態とし、さらに入力電圧を
下げることによ、９、ＭＯ８）ランジスタＮ６を導通状
態とし、リセットをかけるものである。
以上説明したように、本発明のリセット回路によれば、
外付部品を必要とせず、入力ビン数を増やすことな（Ｃ
ＭＯ８回路のリセットを電源電圧によらず、ＴＴＬレベ
ルによシ制御することが可能な集積回路を実現できる。
外付部品を必要とせず、入力ビン数を増やすことな（Ｃ
ＭＯ８回路のリセットを電源電圧によらず、ＴＴＬレベ
ルによシ制御することが可能な集積回路を実現できる。
尚、本発明は上述したｆＰｌにのみ限定されず、幾多の
変更を加え得るものとする。例えばラッチ回路を複数具
備した回路全体のリセット回路にも適用できる。また、
第１のインバータをクロックドインバータ等に置き換え
、リセット時のみ第１のインバータの出力端を非導通状
態とし、電流制御である該リセット回路を、電圧制御と
した回路へも適用できる。さらに回路構成トランジスタ
をＭＯＳ型としたが、ゲート絶縁膜として他の絶縁層を
用いても一向にさしつかえ無い。
変更を加え得るものとする。例えばラッチ回路を複数具
備した回路全体のリセット回路にも適用できる。また、
第１のインバータをクロックドインバータ等に置き換え
、リセット時のみ第１のインバータの出力端を非導通状
態とし、電流制御である該リセット回路を、電圧制御と
した回路へも適用できる。さらに回路構成トランジスタ
をＭＯＳ型としたが、ゲート絶縁膜として他の絶縁層を
用いても一向にさしつかえ無い。
第１図は従来のラッチ回路の回路図、第２図は従来の外
部からリセットをかけることのできる池の従来のう、子
回路およびＴＴＬレベルとのインターフェースを示す回
路図、第３図は本発明のリセット回路の原理的構成を示
すプロ、り図、第４図は本発明のリセット回路の一実施
例を示す回路接続図、第５図〜第９図は本発明のリセッ
ト回路のそれぞれ他の実施例を示す回路接続図である。 １、ＰＩ、Ｐ６・・・・・・ＰチャンネルＷＭＯ８）ラ
ンジスタ、２．Ｎｌ〜ＮＩＯ・・・・・・Ｎチャンネル
型ＭＯ８トランジスタ、３，４・・・・・・インＡ＋夕
、５゜６、２５．２６・・・・・・う、チ回路入カ端子
、７．８．１９゜２３、２４．２７・・・・・・接続端
子、９．２９・・・用電源供給端子、１０，３０・・・
・・・接地端子、１１・・・・・・Ｎ０Ｒ１２，２１，
２２・・・・・・リセット入力端子、１３・・・・・・
ＮｐＮトランジスタ、１４・・・・・・抵抗、１５・・
・・・・インターフェース、１６・・・・・・スイッチ
、１７・・・・・・出力反転回路、１８・・・・・・ラ
ッチ回路、２８・・・・・・出力端子、３１〜３３・・
・・・・定電流源。 々ン 第 ／ 図 馬 Ｚ 図 め ５ 図 りＱ 熟４図 第 Ｓ 罰 第 ７図
部からリセットをかけることのできる池の従来のう、子
回路およびＴＴＬレベルとのインターフェースを示す回
路図、第３図は本発明のリセット回路の原理的構成を示
すプロ、り図、第４図は本発明のリセット回路の一実施
例を示す回路接続図、第５図〜第９図は本発明のリセッ
ト回路のそれぞれ他の実施例を示す回路接続図である。 １、ＰＩ、Ｐ６・・・・・・ＰチャンネルＷＭＯ８）ラ
ンジスタ、２．Ｎｌ〜ＮＩＯ・・・・・・Ｎチャンネル
型ＭＯ８トランジスタ、３，４・・・・・・インＡ＋夕
、５゜６、２５．２６・・・・・・う、チ回路入カ端子
、７．８．１９゜２３、２４．２７・・・・・・接続端
子、９．２９・・・用電源供給端子、１０，３０・・・
・・・接地端子、１１・・・・・・Ｎ０Ｒ１２，２１，
２２・・・・・・リセット入力端子、１３・・・・・・
ＮｐＮトランジスタ、１４・・・・・・抵抗、１５・・
・・・・インターフェース、１６・・・・・・スイッチ
、１７・・・・・・出力反転回路、１８・・・・・・ラ
ッチ回路、２８・・・・・・出力端子、３１〜３３・・
・・・・定電流源。 々ン 第 ／ 図 馬 Ｚ 図 め ５ 図 りＱ 熟４図 第 Ｓ 罰 第 ７図
Claims (1)
- 夫夫のドレインを接続し、電源間に直列に接続されたＰ
チャンネル型及びＮチャンネルｆｉＭＯ８電界効果トラ
ンジスタと、該Ｐチャンネル型及びＮチャンネル型ＭＯ
Ｓ）ランジスタのゲートに接続された２つの入力信号電
圧が供給される第１及び第２の入力端子と、上記共通ド
レインに接続され、夫夫入力端と出力端が互いに接続さ
れた第１、第２のインバータによ多構成されるラッチ回
路と、電源電圧によらず、ＴＴＬの論理レベルを入力す
ることによυ動作するインターフェース回路と、リセッ
トをかける以前に入力端子を有する前記Ｐチャンネル型
もしくはＮチャンネル型ＭＯＳ）ランジスタを非導通状
態とする手段とを有し、前記第２のインバータの入力に
接続された、リセットをかけるためのＭＯＳトランジス
タが通常は非導通状態であシ、リセットをかける場合に
は、前記第１のインバータの出力ＭＯ８）ランジスタを
飽和させることによシ、前記第２のインバータを反転さ
せることを％掌とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097759A JPS60241320A (ja) | 1984-05-16 | 1984-05-16 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097759A JPS60241320A (ja) | 1984-05-16 | 1984-05-16 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241320A true JPS60241320A (ja) | 1985-11-30 |
| JPH0349210B2 JPH0349210B2 (ja) | 1991-07-26 |
Family
ID=14200802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097759A Granted JPS60241320A (ja) | 1984-05-16 | 1984-05-16 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137814A (ja) * | 1987-11-25 | 1989-05-30 | Nec Corp | 発振回路 |
| FR2692072A1 (fr) * | 1992-06-05 | 1993-12-10 | Sgs Thomson Microelectronics | Bascule bistable à commande de réinitialisation. |
-
1984
- 1984-05-16 JP JP59097759A patent/JPS60241320A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137814A (ja) * | 1987-11-25 | 1989-05-30 | Nec Corp | 発振回路 |
| FR2692072A1 (fr) * | 1992-06-05 | 1993-12-10 | Sgs Thomson Microelectronics | Bascule bistable à commande de réinitialisation. |
| US5406134A (en) * | 1992-06-05 | 1995-04-11 | Sgs-Thomson Microelectronics S.A. | Bistable flip-flop with reset control |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349210B2 (ja) | 1991-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |