JPH01296491A

JPH01296491A - 基準電圧発生回路

Info

Publication number: JPH01296491A
Application number: JP63125742A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Kiyoo Ito; 清男伊藤; Yoshinobu Nakagome; 儀延中込; Norio Miyake; 規雄三宅; Takaaki Noda; 孝明野田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-25
Filing date: 1988-05-25
Publication date: 1989-11-29
Also published as: KR0132431B1; KR890017810A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の基準電圧発生回路に係り、特に
外部電源電圧や温度による変動の少ない、安定な電圧を
発生する回路に関する。

〔従来の技術〕

半導体集積回路内で、外部電源電圧や温度による変動の
少ない、安定な基準電圧が必要になることがある。たと
えば、アイ・ニス・ニス・シー・シー・ダイジェスト・
オプ゛・テクニカル・ペーパーズ、第２７２頁から第２
７３頁、１９８６年２月（ＴＳＳＣＣＤｊｇｅｓｔ　ｏ
ｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、ｐｐ、２７２
−２７３．　Ｆｅｂ、１．９８６）において述べられて
いるように、１）ＲＡＭ（ダイナミックランダムアクセ
スメモリ）等のメモリＬ　Ｓ　Ｉにおいては、外部電源
電圧よりも低い電圧をＴ＝　Ｓ　Ｉチップ上に設けた回
路（電圧リミッタ）で発生し、それを電源として用いる
ことがある。この内部電源電圧は、メモリ動作を安定に
するために、外部電源電圧や温度による変動の少ない安
定した電圧である必要があり、そのためには安定な基準
電圧が必要である。また、アナログ回路を内蔵した■、
ＳＩでは、参照用の電圧として安定した基準電圧を必要
とする場合が多い。

このような要求に応える基準電圧発生回路としては、た
とえば米国特許第４１００４３７号で提案されている回
路がある。第７図にその回路図を示す。

これは、Ｎチャネルのエンハンスメント形ＭＯ５ＦＥＴ
（以下ＥＭＯ８と略す）とデプリーション形ＭＯ３ＦＥ
Ｔ　（以下ＤＭＯ８と略す）とのしきい値電圧の差を利
用して、安定な電圧を得る回路である。

図中、Ｍ２１がＥ　Ｍ　ＯＳ　、　Ｍ２Ｏ，Ｍ２２．　
Ｍ、２３がＤＭＯ３であり、ＶＤＤ、　ＶＢＢはそれぞ
れ正電圧、負電圧の外部電源である。ＥＭＯ８とＤ　Ｍ
、　ＯＳとのしきい値電圧の差が出力電圧ＶＲとなる。

以下、この回路の動作を説明する。

Ｍ２Ｏ，Ｍ２１に流れる電流をＩ２０．　Ｍ２２．　Ｍ
２１１に流れる電流をＩ２１とする。４つの５Ｏ５Ｉ”
ＥＴがいずれも飽和領域で動作しているとすると、次の
４式が成り立つ。

β２０Ｉ　２０　＝−（−Ｖ　ｒｎ）　２’・・０）β２工Ｉｘｏ＝　　　　（Ｖ２Ｏ−ＶＴＥ）２−（２）β２２１２１＝　　　（Ｖ２．９−ＶＲＶＴＤ）２・・（３）
β２８Ｉ２１＝　　　（−ＶＴＤ）２−（４）ここでＶ２Ｏは
ノート２９の電圧、ＶＴＲ，ＶＴＤはそれぞれＥＭＯ８
，ＤＭＯ８のしきい値電圧（ＶＴＩＥ＞　Ｏ、ＶＴＤ＜
　Ｏ）　、　　β２０．　β２１１　β２２゜β２３は
それぞれＭ　２０　、　Ｍ　ｘｓツＭ２２．　Ｍ２Ｒの
コンダクタンス係数である。（１）〜（４）式より、こ
こでβ２ｏおよびβ２３が十分に小さいか、あるいはβ
２０／βｚ工＝β２３／β２２となるように各ＭＯ３Ｆ
ＥＴの定数を定めれば、ＶＲ＝　ＶＴＥ　−ＶＴＤ　　　　　　　　　　　−（
６）となる。すなわち、出力電圧ＶＲとしてＥＭＯＳと
ＤＭＯ８とのしきい値電圧の差の電圧が得られ、これは
外部電源ＶＤＤやＶｎａの電圧に依存しない安定な電圧
である。

〔発明が解決しようとする課題〕

上記従来技術の問題点は、ＥＭＯ８とＤＭＯＳという性
質の異なるデバイスを用いるため、それらの特性を合せ
るのが難しいことである。上の説明では簡単のため特性
が同じとしたが、実際にはコンダクタンス係数β、βの
温度依存性ｄＢ／ｄＴ、しきい値電圧の温度依存性ｄＶ
Ｔ／ｄＴ等の特性がかなり異なる。これは以下に述べる
ような理由により、ＥＭＯ８とＤＭＯ８とのしきい値電
圧差ＶＴＥ　　ＶＴＤをかなり大きくしなければならな
いか・らである。

ＥＭＯ８はゲート・ソース間電圧がｏｖのときには確実
に非さ逆状態にならなければならない。

そのためには、そのしきい値電圧ＶＴＥは、製造ばらつ
きやサブスレッショルド特性を考慮すると、かなり高く
　（たとえばＶＴＥ≧０．５Ｖ）Ｍ定する必要がある。

また、ＤＭＯ８は式（１）および（４）で示されるよう
に電流源として用いられる場合があるので、電流値のば
らつきを抑えるためには、そのしきい値電圧ＶＴＤの絶
対値はかなり大きく（たとえばＶＴＤ≦−１，５Ｖ　）
設定しなければならない。したがってＶＴＥ−ＶＴＤは
がなり大きく（たとえばＶＴＥ−ＶＴＤ≧２Ｖ）なり、
これはＭＯＳＦＥＴのチャネル領域の不純物プロファイ
ルが大幅に異なることを意味する。これによって、上で
述へたようなＭ　ＯＳ　Ｆ　ＩＥ　Ｔとしての特性の不
一致が生ずる。

本発明の目的は、上記問題点を解決し、デプリーション
形のＦＥＴを用いない基準電圧発生回路を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明では、エンハンスメン
１〜形でしきい値電圧の異なる２個のＦ　Ｉ尤Ｔを用い
、それらしこ一定地の電流を流したときの電位差を取り
出して基準電圧とする。

〔作用〕

デプリーション形のＦ　Ｅ　Ｔを用いず、エンハンスメ
ント形でしきい値電圧の異なる２個のＦ　Ｅ　Ｔを用い
るので、それらのしきい値電圧の差を十分小さくできる
（原理的にはいくら小さくてもよい）。

したがって、前記従来技術に比べて２個のＦＥＴの特性
を合せることは容易であり、従来よりもさらに安定な基
準電圧を得ることができる。

〔実施例〕

以１く本発明の実施例を図面により説明する。

以下の説明では正の基準電圧を発生する場合について説
明するが、トランジスタの極性等を逆にすることによっ
て負の基準電圧を発生することもできる。

第１図（ａ）に本発明の第１の実施例の回路図を示す。

この回路は、ＮチャネルＭＯ３ＦＥＴ−Ｍ１〜Ｍ８とＰ
チャネルＭＯ８ＦＥＴ−Ｍｌ　、　Ｍ　５から成り、ｖ
ＤＤは正電圧の外部電源である。ＮチャネルＭＯ３ＦＥ
Ｔのうち、ＭｚとＭａは標準のしきい値電圧ＶＴＥを持
つエンハンスメント形Ｆ　Ｅ　Ｔ　（以下ＥＭＯ５と略
す）であり、ＭｚはＶＴＲよりも高いしきい値電圧ＶＴ
ＥＢを持つエンハンスメント形ＦＥＴ（以下ＥＥＭＯ３
と略す）である。以下、この回路の動作を説明する。

ＰチャネルＭＯ８ＦＥＴ−ＭａとＭ５とは、ゲートおよ
びソースを共有しており、いわゆるカレントミラー回路
１０を構成している。すなわち、Ｍｌのドレイン電流Ｉ
ｆとＭ５の１〜レイン電流■２との比が一定になるよう
に動作する。その電流比（ミラー比）は、ＭｌとＭ５と
の定数比によって定まる。

Ｍ１〜Ｍ３の定数が等しく、いずれも飽和領域で動作し
ているとすると、次の３式が成り立つ。

Ｔ　１＝　　　（Ｖｌ−ＶＴＥＥ）”　　　　　　　　
−（７）βＥＩ２＝　　（Ｖｌ−ＶＲ−ＶＴＥ）２　　　　　　・（
８）βＥＩ　２＝　　（ＶＲ−ＶＴＥ）”　　　　　　　　　・
（９）ここでβＥＥはＥＥＭＯ３（Ｍｌ）のコンダクタ
ンス係数、βＥはＥ　Ｍ　ＯＳ　（Ｍｚ、　Ｍ　ａ）の
コンダクタンス係数、Ｖｚはノート１の電圧である。（
７）〜（９）式より、Ｖ１＝２ＶＲ・・（１０）ここでαはカレントミラー回路１０のミラー比（Ｉ＋：
　Ｉｚ＝＝α：　１）である。特にＭｌとＭ５の定数が
同一の場合はα＝］である。このとき、βＥＥ≠βＥな
らばＶＲ＝　ＶＴＥＥ　−ＶＴＥ　　　　　　　　　　−（
１３）となる。すなわち、基準電圧ＶＲとしてＥＩＥＭ
Ｏ５とＥＭＯ８とのしきい値電圧の差の電圧が得られ、
これは外部電源■ＤＤの電圧に依存しない安定な電圧で
ある。なお、ＶＲのかわりにｖｌ　（＝　２　Ｖ　ｎ　
）を基準電圧として用いてもよい。

この基準電圧発生回路の特徴は、前記の従来技術に比べ
てＭＯＳＦＥＴの特性を合せることが容易なことである
。Ｍ１〜Ｍ８を飽和領域で動作させるためには、ＶＴＥ
Ｅ≧２ＶＴＥ、すなわちＶ　ＴＥＰ　−Ｖ　ＴＲ≧ＶＴ
Ｅであればよい。しきい値電圧差Ｖ　ＴＨＢ−Ｖ　Ｔｐ
は従来に比べて小さく（たとえば０．７Ｖ）でき、チャ
ネル領域の不純物プロファイルの相違を従来に比べて小
さくできるからである。

本発明による回路ではしきい値電圧の温度依存性ｄＶＴ
／ｄＴの差異を小さくできるので、湿度に対しても安定
な基準電圧を得ることができるが、さらに温度依存性を
小さくするにはミラー比αを調整すればよい。次にその
方法を説明する。

（１１）式を温度Ｔによって微分すると、したがってｄ
　ＶＴＥＥ／　ｄ　Ｔ　＝　ｘ−ｄ　ＶＴＥ／　ｄ　Ｔ
となるようにミラー比αを設定すれば、基準電圧の温度
依存性ｄＶＲ／ｄＴ＝Ｑにできる。

なお、本回路に用いるＭＯＳＦＥＴのチャネル長は、あ
る程度長い方が望ましい。たとえば、半導体装置の他の
回路でチャネル長１μｍ程度のＭＯＳＦＥＴが用いられ
ていたとしても、本回路ではそれよりも長い、たとえば
５μｍ以−ヒのチャネル長のＭＯＳＦＥＴを用いるのが
よい。（７）〜（９）式では簡単のため、飽和領域のド
レイン電流はゲート・ソース間電圧にのみ存在するとし
たが、実際にはドレイン・ソース間電圧によっても多少
変化する。チャネル長が長いほどこの変化の割合（ドレ
インコンダクタンス）が小さく、したがって基準電圧の
安定度が良くなる。また、短チヤネル効果によるしきい
値電圧変動を抑えるためにも、チャネル長は長い方がよ
い。

第１図の回路では、基準電圧を作るためのＭＯＳＦＥＴ
−Ｍ　ｓ〜ＭＸＩのバックゲートはそれぞれのソースに
接続されているが、共通の基板端子に接続するようにし
てもよい。しかし、　ＭＯＳＦＥＴのしきい値電圧はバ
ックゲート電圧によって変化するので、その影響を避け
るためにはソースに接続した方がよい。

ここで本発明に用いるカレントミラー回路について補足
しておく。カレントミラー回路は、第１図（ａ）の実施
例に用いられている２個のＭＯＳＦＥＴから成る回路（
破線部）に限られない。たとえば、第１図（ｂ）または
（、−、）の回路（破線部）でもよい。これらの回路は
それぞれカスコード形、ウィルソン形という名称で知ら
れている回路である。

これらの回路の特徴は、ミラー特性が良いことである。

すなわち、第１図（ａ）のカレンＩ−ミラー回路では、
Ｍ４とＭ６のドレイン・ソース間電圧の変化によってミ
ラー比αがわずかに変化するが、（ｂ）または（ｃ）の
回路ではその変化量が少ない。したがって、本発明に適
用した場合、ミラー比をより正確に設定でき、より安定
な基準電圧を得ることができる。また、カレントミラー
回路としては、第１図（ｄ）に示すような、ＭＯＳＦＥ
Ｔのかわりにバイポーラトランジスタを用いた回路でも
よい。以下の実施例では、簡単のため、主として第１図
（ａ）のカレントミラー回路を用いた図を掲げであるが
、これらの実施例に第１図（ｂ）〜（ｄ）の回路を適用
してもよいことは言うまでもない。

第２図に本発明の第２の実施例を示す。この回路は第１
１図のＭ８を抵抗Ｒｚで置き換えたものである。Ｍ工と
Ｍ２の定数が等しく、いずれも飽和領域で動作している
とすると、次の３式が成り立つ。

βε Ｉｚ＝　　　（ＶニーＶＲ−ＶＴＥ）２　　　　・・・
（１６）これらの式より、ミラー比α＝１．βＢＥ４β
Ｅとして計算すると、ＶＲ＝　ＶＴＥＥ　−ＶＴＥ　　　　　　　　　゛バエ
８）となり、基準電圧ＶＲとしてＥＥＭＯ５とＥＭＯ８
とのしきい値電圧の差の電圧が得られる。

本実施例の特徴は、ＥＥＭＯ５とＥＭＯ８とのしきい値
電圧の差を、第１図の場合よりもさらに小さくできる（
ｇ理的にはいくら小さくてもよシ））ことである。その
ため、ＭＯＳＦＥＴの特性を合せることがさらに容易で
ある。ただし、通常のＭＯＳプロセスでは、一般に抵抗
よりもＭＯＳＦＥＴの方が占有面積が小さくできるので
、しきい値電圧差がある程度大きくてもよい場合は第１
図の実施例の方が望ましい。

第３図（ａ）に本発明の他の実施例を示す。第１図の実
施例との相違点は、電流■１と工２との比を一定に保つ
方法にある。第１図の場合は、カレントミラー回路１０
が直接■１とＩ２の比を一定に保っていたが、本実施例
では２組のカレントミラー回路１１および１２ず間接的
にこれを実現する。

すなわち、４個のＮチャネルＭＯ３ＦＥＴから成るカレ
ントミラー回路１１　（これは前述のカスコード形であ
る）が１２と■８とを一定比に保つと同時に、２個の１
〕チャネルＭＯ３ＦＦＴｉｌら成るカレントミラー回路
１２が１３と（１１＋Ｉ２）とを一定比に保つ。

これにより■１と■２との比が一定に保たれる。たとえ
ば、回路１１のミラー比をＩｚ：Ｉａ＝１：１、回路１
２のミラー比をＩ３：　　（１１＋ｌ２）＝１　：　２
とすれば、Ｉｔ：Ｔｐ、：＝１：１となる。

本実施例の特徴は、Ｍ２のドレイン・ソース間電圧がほ
ぼ一定になることである。第１図の実施例では、Ｍ２の
ドレイン（ノード２）の電圧はほぼＶＤＤ　−Ｉ　ＶＴ
Ｐ　ｌ　　（ＶＴＰはＰチャネルＭＯ３ＦＥＴ）しきい
値電圧）であり、これは外部電源電圧ｖＤＤの変動によ
って変化する。ドレいン電圧の変化は、ドレインコンダ
クタンスによるドレイン電流の変化をもたらし７、基準
電圧ＶＲの変動を招く。それに対して本実施例では、Ｍ
２のドレイン電圧は２ＶＲに保たれているので、ＶＤＤ
に対してより安定な基準電圧を得ることができる。

第３図（ｂ）の回路も同様な趣旨の実施例である。この
回路では、２個のＥＥＭＯ５から成るカレントミラー回
路］−３が■２と１４とを一定比に保ち、２個のＰチャ
ネルＭＯ３ＦＥＴから成るカレントミラー回路１２が、
■４と（１１＋Ｉ２）とを一定比に保つことにより、１
１と１２の比が一定に保たれる。

これまでの実施例は、いずれもＮチャネルＭＯ５ＦＥＴ
のしきい値電圧差を基準とする回路であったが、Ｐチャ
ネルＭＯ５ＦＥＴのしきい値電圧差を基準とすることも
できる。第４図にその例を示す。

Ｍｓｈは標準のしきい値電圧ＶＴＰを持つＰチャネルＭ
Ｏ３ＦＥＴであり、Ｍｚ８はＶＴＰよりも低い（負で絶
対値が大きい）しきい値電圧Ｖ　ＴＰＥを持つＰチャネ
ルＭＯ８ＦＥＴである。Ｍ１４とＭ１３がいずれも飽和
領域で動作しているとすると、次の２式が成り立つ。

βＰＩ　ｘ＝　　　（ＶＲ−Ｖ　ｓ　−ＶＴＰ）”　　　　
　−（２０）ここで■８はノード３の電圧、βＰＥＩ　
βＥはそれぞれＭ２Ｓ、　Ｍ１４のコンダクタンス係数
である。

これらの式より、Ｉｉ：　Ｉｚ＝１　：　１．　　βＰ
１１：≠βＥとして計算すると、ＶＲ＝　ＶＴＰ　−ＶＴＰＥ　　　　　　　　　　−（
２１）となり、基準電圧ＶＲとしてＰチャネルＭＯ５Ｆ
ＥＴのしきい値電圧差が得られる。

本実施例は、Ｐ形の基板上に形成される半導体集積回路
であって安定な基準電圧を必要とするものに組み込むの
に好適である。前述のように、基準電圧を作るためのＭ
ＯＳＦＥＴのバンクゲートはそれぞれのソースに接続す
ることが望ましい。しかし、Ｐ形の基板上に半導体集積
回路では、ＮチャネルＭＯ５ＦＥＴは基板上に直接形成
され、そのバンクゲートはすへて共通の基板端子に接続
されるのが普通である。したがって基板電圧が変動する
と、ＮチャネルＭＯ８ＦＥＴのしきい値電圧が変化する
。それに対して、ＰチャネルＭＯ５ＦＥＴはＮ形のウェ
ル内に形成されるので、各ＭＯ５ＦＥＴのバンクゲート
（ウェル）をソースに接続することによって、基板電圧
変動の影響を受けないようにすること、ができる。たと
えばＤＲＡＭでは、Ｐ形の基板を用い、チップ上に設け
た基板電圧発生回路で発生した電圧（通常−３Ｖ程度）
を基板に印加するのが普通である。

しかしこの基板電圧は、外部電源電圧の変動やメモリの
動作によって変動しやすい。このような場合には、本実
施例の回路が特に有効である。逆に、Ｎ形の基板上に形
成される半導体集積回路では、ＮチャネルＭＯ３ＦＥＴ
のしきい値電圧差を基準とする回路の方がよい。

第４図（ｂ）も同様にＰチャネルＭＯ３ＦＥＴのしきい
値電圧差を基準とする回路である。これまでの実施例と
の相違点は、動作点（動作電流）の設定方法にある。こ
れまでの実施例は、基準電圧発生回路内で自動的に動作
点が定まる、いわ′ゆるセルフバイアス方式の回路であ
った。しかし、本回路では、動作点を設定するための回
路１６が独立に設けられている。動作点設定回路１６に
流れる電流■５は、主として抵抗Ｒ２（ＭＯＳＦＥＴで
置換してもよい）によって定まる。基準電圧発生回路の
動作電流１１および■２は、Ｉ５と２組のカレントミラ
ー回路コ−２および１５によって定まる。たとえば、回
路１２のミラー比をＩ５：　　（１１＋Ｉ２）”］：２
、回路１５のミラー比をＩ＋、：　ｌ２＝１　：　１と
すれば、１１”Ｉ２：Ｉｌｌとなる。

本回路は、動作点設定回路が独立しているので、セルフ
バイアス方式の回路よりも、デバイスのばらつきによる
動作点の変動が少なく、したがって消費電流のばらつき
が少ないという特徴がある。

なお、セルフバイアス方式の回路では、起動回路を付け
ておくことが望ましい。起動回路とは、回路が望ましく
ない安定点に陥るのを防止するための回路である。たと
えば第３図（、）の回路では、望ましい安定点は前述の
ように正常にＶＲを発生している状態であり、このとき
ノー１り３の電圧Ｖ８：２ＶＲ１ノード４の電圧■４≠
ＶＤＤ−ｌ　ＶＴＰ　ｌである。しかし、これ以外にも
エニー１２二〇という安定点があり、このときＶｇ＝Ｏ
，Ｖ４＝Ｖｏｏ＋　ＶＲ＝Ｏである。

回路がこの安定点に陥るのを防ぐには、たとえば第５図
に示すような起動回路１７を付ければよい。Ｐチャネル
ＭＯ３ＦＥＴ−Ｍ１５．　ＭＩ６および抵抗Ｒｓ　（Ｍ
ＯＳＦＥＴによって置換してもよい）は電流源を構成し
ている。回路が望ましくない安定点にあるときばＶｇ　
＝　ＯＦＥＥＭＯ５−Ｍ１７は非導通状態であるから、
ノート５が電流源によって充電される。

するとＭ２Ｒが導通状態になってノード３の電圧を上昇
させ、回路が望ましくない安定点かに脱出させるように
働く。回路が望ましい安定点に到達すると■８がＶＴＥ
Ｅを越えてＭ１７が導通状態になり、ノード５の電圧が
下がる。するとＭｚａは非導通状態になり、基準電圧発
生回路本体の動作には影響を及ぼさなくなる。

次に、本発明をＤＲＡＭに適用した例を示す。

第６図は、メモリアレーを外部電源電圧Ｖｃｃよりも低
い内部電圧ＶＬで動作させるために、オンチップ電圧リ
ミッタを設けたＤＲＡＭの構成図である。内部電圧ＶＬ
　を発生するために、本発明による基準電圧発生回路を
用いている。図中、１００は本発明による基準電圧発生
回路、１０１は差動アンプ、］０２および１０３はバッ
ファ、１０４はワード線昇圧回路、１０５はメモリセル
ＭＣを縦横に配列したメモリアレー、１−０６はセンス
アンプ、１０７はワードドライバである。

差動アンプ１０１と２個の抵抗Ｒ１０１１Ｒ１０２は、
基準電圧発生回路１００の出力電圧ＶＲから、次式のよ
うにメモリアレーの動作電圧ｖしを作るための回路であ
る。

　ｘｏ２ＶＲは、前述のようにＦＥＴのしきい値電圧差を基準と
しているため、必ずしもメモリアレーの動作電圧として
適当な電圧であるとは限らない。

そのためにこの回路によってＶＲから■しへの変換を行
っている。たとえば、ＶＦ”　Ｉ　Ｖ　、　ＶＬ−３Ｖ
ならば、Ｒ１０１：　Ｒｚｏ２．＝　２　：　１とすれ
ばよい。

また、ＲｚｏｉとＲ１０２を可変にして、ＶＬの微調整
、いわゆるトリミングができるようにしてもよい。

トリミングの方法としては、たとえば前記米国特許に記
載されている方法を用いることができる。

バッファ１０２および１０３は２、Ｖ＋、の電流駆動能
力を高めるための回路である。バッファは、ＭＯＳＦＥ
Ｔ−Ｍｌｏｌ−Ｍ２Ｏ３と電流源工１０１から成る差動
アンプと、ＭＯＳＦＥＴ−Ｍ、ｔｏ５．　ＭＩＣ＋Ｂと
電流源工１０２から成る出力段によって構成されている
。なお、バッファ１０３の構成はバッファ１０２と同一
なので、図では記載を省略しである。この回路は、出力
段から差動アンプの入力へフィードバックがかかつてい
るので、出力ＶＬ’　、　ＶＬ’の電圧が入力電圧ＶＬ
に追随するように動作する。すなわち、電圧値はそのま
まで駆動能力の大きな出力ＶＬ’ＩＶＬ“　を得ること
ができる。Ｖ＋、’　、　ＶＬ″は、それぞれセンスア
ンプ、メモリセルのワード線を駆動するのに用いられる
。

本実施例では、ワード線電圧をメモリアレーの動作電圧
（ここでは■１．）よりも高くする、ワードブーストと
呼ばれる手法を用いている。そのためしこ、ワード線昇
圧回路１０４を設けである。ただし、回路１０４の電源
は、外部電源Ｖｃｃではなく内部電源ＶＩ、′　である
。したがって、ワード線駆動信号φ８はＶ　＋、’　　
を基準に昇圧される。ワードトラーｒバ１．０７は、φ
。とデコーダ出力ＸＤとを受けて、ワード線Ｗを駆動す
る。

本実施例に用いられているセンスアンプ１０６（士、Ｐ
チャネルＭＯ５ＦＥＴ・Ｍｔｏｇ、　Ｍ２Ｏ３とＮチャ
ネルＭＯ３ＦＥＴ−Ｍｔｉｏ＋　Ｍｌｌｌから成る、通
常のＣＭＯＳセンスアンプである。センスアンプ１０６
は、φ８を高レベルに、φＳを低レベルにしてＭＯ５Ｆ
Ｆ！Ｔ・Ｍ　１．Ｏ［ｌ　ｌ　Ｍ　ｔｎ７を導通させる
ことにより、起動される。ただし、Ｍ　１０Ｂのソース
は、外部電源Ｖｃｃではなく内部型ｆｉｆＡｖＬ′　に
接続されているので、ＳＡが動作することにより、デー
タ線の高レベル側はＶ　Ｌ　’　　に、低レベル側は接
地電位になる。すなわち、データ線の振幅はＶ　Ｌ　’
　に抑えられる。

〔発明の効果〕

以上説明したように、本発明しこよれば、デプリーショ
ン形のＦ　Ｅ　Ｔを用いず、エンハンスメント形のＦＥ
Ｔ同士のしきい値電圧差を基準とする基準電圧発生回路
を作ることができる。エンハンスメント形のＦ　Ｅ　’
Ｉ’同士の特性を合せることはデプリーション形とエン
ハンスメント形のＦＥＴの特性を合せることよりも容易
であるから、従来よりも安定な基準電圧を得ることがで
きる。したがって、たとえば前述のメモリＬＳＩの電圧
リミッタに適用した場合、より安定な内部電源電圧を発
生することができる。

【図面の簡単な説明】

第１図〜第５図は本発明の実施例による基準電圧発生回
路の回路図、第６図は本発明による基準電圧発生回路を
適用したＤＲＡＭの構成図、第７図は従来の基準電圧発
生回路の回路図である。Ｍｚ、　Ｍ２．　ＭＢ１　ＭＢ、　ＭＢ１　Ｍ工ｘ、　
Ｍｚ７．　Ｍｔｇ・・・ＮチャネルＭＯ５ＦＥＴ、　Ｍ
ａ、　Ｍａ、　Ｍｅ、　Ｍａｌ　Ｍｔｏ。Ｍ工１．ＭｘｓツＭ１４．　Ｍｚ５．　Ｍ１６゛＝　ｐ
チャネルＭＯ５ＦＥＴ、　Ｑｉ＋　Ｑ２＋・・・ＰＮＰ
バイポーラトランジスタ、Ｒｓ、　Ｒ２，Ｒ１１・・・
抵抗、１０，１１，１２゜１３．１４．１５・・・カレ
ントミラー回路、１．６・・・動作点設定回路、］７・
・・起動回路。

Claims

【特許請求の範囲】１、ゲートが自分自身のドレインに接続され第１のしき
い値電圧を有する第１のエンハンスメント形ＦＥＴと、
ゲートが自分自身のドレインもしくは上記第１のＦＥＴ
のドレインに接続され上記第１のしきい値電圧と異なる
第２のしきい値電圧を有する第２のエンハンスメント形
ＦＥＴと、上記第１のＦＥＴに流れる第１の電流と上記
第２のＦＥＴに流れる第２の電流とを一定比に保つカレ
ントミラー手段とを有し、上記第１および第２のＦＥＴ
のドレイン間もしくはソース間電位差を基準電圧とする
ことを特徴とする基準電圧発生回路。２、上記カレントミラー手段は、上記第１、第２のＦＥ
Ｔのしきい値電圧の温度依存性の差異を補償すべく電流
比が定められていることを特徴とする、特許請求の範囲
第１項記載の基準電圧発生回路。３、上記カレントミラー手段は、上記第１もしくは第２
の電流と第３の電流とを一定比に保つ第１のカレントミ
ラー回路と、該第３の電流と上記第１、第２の電流の和
とを一定比に保つ第２のカレントミラー回路から成るこ
とを特徴とする、特許請求の範囲第１項記載の基準電圧
発生回路。４、上記第１、第２のＦＥＴは、それぞれ基板と反対導
電形のウェル内に形成され、各ウェルと各ＦＥＴのソー
スがそれぞれ接続されていることを特徴とする、特許請
求の範囲第１項記載の基準電圧発生回路。