JP2010231774A - 基準電流源回路 - Google Patents
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Abstract
【解決手段】基準電流源回路は、電流生成用nMOSFETを備え電子移動度に依存する出力電流の温度特性を有して第1の電流を生成するnMOS構成電源回路11,21と、電流生成用pMOSFETを備えホール移動度に依存する出力電流の温度特性を有して第2の電流を生成するpMOS構成電源回路12,22と、上記第1の電流から上記第2の電流を減算することにより一定の基準電流を生成する電流減算回路13とを備えて構成される。
【選択図】図15
Description
電流生成用nMOSFETを備え、電子移動度に依存する出力電流の温度特性を有して第1の電流を生成する第1の電源回路と、
電流生成用pMOSFETを備え、ホール移動度に依存する出力電流の温度特性を有して第2の電流を生成する第2の電源回路と、
上記第1の電流から上記第2の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴とする。
上記電流生成用nMOSFETを強反転領域で動作させるためにゲートバイアス電圧を生成する第1のゲートバイアス電圧生成回路と、
上記電流生成用nMOSFETのドレインバイアスを生成する第1のドレインバイアス生成回路とをさらに備え、
上記第2の電源回路は、
上記電流生成用pMOSFETを強反転領域で動作させるためにゲートバイアス電圧を生成する第2のゲートバイアス電圧生成回路と、
上記電流生成用pMOSFETのドレインバイアスを生成する第2のドレインバイアス生成回路とをさらに備えたことを特徴とする。
上記第1の電源回路は、上記電流生成用nMOSFETと、上記第1のドレインバイアス生成回路と、上記第1のゲートバイアス電圧生成回路とに対し、電源電流を供給する第1のカレントミラー回路をさらに備え、
上記第2の電源回路は、上記電流生成用pMOSFETと、上記第2のドレインバイアス生成回路と、上記第2のゲートバイアス電圧生成回路とに対し、電源電流を供給する第2のカレントミラー回路をさらに備えたことを特徴とする。
上記第1のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第1のオペアンプを備え、
上記第2のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第2のオペアンプを備えたことを特徴とする。
上記スタートアップ回路は、
上記第1の電源回路と上記第2の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第1の電源回路と上記第2の電源回路の非動作時が検出されたとき、上記第1の電源回路と上記第2の電源回路に所定の電流を流すことにより上記第1の電源回路と上記第2の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする。
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備えたことを特徴とする。
上記第1の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備え、
上記第2の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第2の電流供給回路を備え、
上記第2の電流供給回路は、
上記第2の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第4のカレントミラー回路とを備えたことを特徴とする。
2,12,22,101P〜108P…pMOS構成電源回路、
3,13,23,108SB…電流減算回路、
81…バイアス電圧生成回路、
82,83…温度コントロール回路、
91,92…オペアンプ、
93,94…インバータ、
101〜106,301,302,101A,101B,107A,107B,107BA…基準電流源回路、
101SN,101SP,101SPA…スタートアップ回路、
CM1,CM2,CM11,CM12,CM21,CM22,CM21a,CM22a,CM31,CM32…カレントミラー回路、
D1〜D4…差動対、
DB1,DB2,DB11,DB12…ドレインバイアス生成回路、
GB1,GB2,GB11,GB12,GB21,GB22…ゲートバイアス電圧生成回路、
Q1〜Q420…MOSFET、
Tp,Tn,T1p,T2p,T1n,T2p…接続点。
上述のように、これまでに様々な基準電流源回路が提案されている。しかし、これらの多くが製造プロセスにおけるバラツキに弱いという問題点があり、特にしきい値電圧のバラツキに対して敏感に特性が変化する。そこで、本発明の実施形態では、サブスレッショルド領域で動作し、温度変化やプロセスバラツキに対し安定な電流を供給することのできる基準電流源回路を提案する。
(1)出力電流の温度特性が電子移動度によって決定されるnMOS構成電源回路1と、
(2)出力電流の温度特性がホール移動度によって決定されるpMOS構成電源回路2と、
(3)nMOS構成電源回路1からの出力電圧に基づいて出力電流Inを生成し、pMOS構成電源回路2からの出力電圧に基づいて出力電流Ipを生成し、これらを減算してなる出力電流Iref=In−Ipを出力する電流減算回路3とを備えたことを特徴としている。
図21は本発明の第1の実施形態に係る基準電流源回路301の構成を示す回路図である。第1の実施形態に係る基準電流源回路301は、図21に示すように、nMOS構成電源回路11と、pMOS構成電源回路12と、電流減算回路13とを備えて構成される。ここで、nMOS構成電源回路11は、出力電流の温度特性が電子移動度に依存するnMOSFETQ31を用いて電流を生成する回路であって、
(a)電流を生成するnMOSFETQ31と、
(b)ダイオード接続されたnMOSFETQ32を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB1と、
(c)2対のnMOSFET(Q33,Q34)(Q35,Q36)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB1と、
(d)3個のpMOSFETQ37〜Q39及びCMOS回路で構成されたオペアンプ91を備え、安定した電源電流供給を行うカレントミラー回路CM11とを備えて構成される。当該nMOS構成電源回路11において、nMOSFETQ35,Q36のゲート電圧は第1の電圧となり、接続点T1nを介して電流減算回路13のnMOSFETQ73のゲートに印加され、また、nMOSFETQ33,Q34のゲート電圧は第2の電圧となり、接続点T2nを介して電流減算回路13のnMOSFETQ74のゲートに印加され、そして、直列接続された2個のnMOSFETQ73,Q74において、nMOS構成電源回路11による電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)ダイオード接続されたpMOSFETQ52を備え、上記pMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してpMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB2と、
(c)2対のpMOSFET(Q53,Q54)(Q55,Q56)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB2と、
(d)3個のnMOSFETQ57〜Q59及びCMOS回路で構成されたオペアンプ92を備え、安定した電源電流供給を行うカレントミラー回路CM12とを備えて構成される。当該pMOS構成電源回路12において、pMOSFETQ53,Q54のゲート電圧は第3の電圧となり、接続点T1pを介して電流減算回路13のpMOSFETQ71のゲートに印加され、また、pMOSFETQ55,Q56のゲート電圧は第4の電圧となり、接続点T2pを介して電流減算回路13のnMOSFETQ72のゲートに印加され、そして、直列接続された2個のpMOSFETQ71,Q72において、pMOS構成電源回路12による電流Ipを生成する。
図22は本発明の第2の実施形態に係る基準電流源回路302の構成を示す回路図である。第2の実施形態に係る基準電流源回路302は、図22に示すように、nMOS構成電源回路21と、pMOS構成電源回路22と、電流減算回路13とを備えて構成される。ここで、nMOS構成電源回路21は、出力電流の温度特性が電子移動度に依存するnMOSFETQ31を用いて電流を生成する回路であって、
(a)電流を生成するnMOSFETQ31と、
(b)4個のnMOSFETQ42,Q44〜Q46を用いて2対の差動対を構成し、さらにnMOSFETQ43を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB11と、
(c)2対のnMOSFET(Q33,Q34)(Q35,Q36)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB1と、
(d)5個のpMOSFETQ37〜Q41及びCMOS回路で構成されたオペアンプ91を備え、安定した電源電流供給を行うカレントミラー回路CM21とを備えて構成される。当該nMOS構成電源回路21において、nMOSFETQ35,Q36のゲート電圧は第1の電圧となり、接続点T1nを介して電流減算回路13のnMOSFETQ73のゲートに印加され、また、nMOSFETQ33,Q34のゲート電圧は第2の電圧となり、接続点T2nを介して電流減算回路13のnMOSFETQ74のゲートに印加され、そして、直列接続された2個のnMOSFETQ73,Q74において、nMOS構成電源回路21による電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)4個のpMOSFETQ62,Q64〜Q66を用いて2対の差動対を構成し、さらにpMOSFETQ63を備え、上記pMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してpMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB12と、
(c)2対のpMOSFET(Q53,Q54)(Q55,Q56)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB2と、
(d)5個のnMOSFETQ57〜Q61及びCMOS回路で構成されたオペアンプ92を備え、安定した電源電流供給を行うカレントミラー回路CM22とを備えて構成される。当該pMOS構成電源回路22において、pMOSFETQ53,Q54のゲート電圧は第3の電圧となり、接続点T1pを介して電流減算回路13のpMOSFETQ71のゲートに印加され、また、pMOSFETQ55,Q56のゲート電圧は第4の電圧となり、接続点T2pを介して電流減算回路13のnMOSFETQ72のゲートに印加され、そして、直列接続された2個のpMOSFETQ71,Q72において、pMOS構成電源回路12による電流Ipを生成する。
(a)電流を生成するnMOSFETQ31と、
(b)ダイオード接続されたnMOSFETQ32を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB1と、
(c)1対のnMOSFET(Q33,Q34)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB11と、
(d)3個のpMOSFETQ47〜Q49を備え、安定した電源電流供給を行うカレントミラー回路CM31とを備えて構成される。当該nMOS構成電源回路101Nにおいて、nMOSFETQ47,Q48のゲート電圧は第1の電圧となり、接続点Tnを介して電流減算回路23のnMOSFETQ81のゲートに印加され、nMOSFETQ81において、nMOS構成電源回路101Nによる電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)ダイオード接続されたpMOSFETQ52を備え、上記pMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してpMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB2と、
(c)1対のpMOSFET(Q55,Q56)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB12と、
(d)3個のnMOSFETQ60〜Q62を備え、安定した電源電流供給を行うカレントミラー回路CM32とを備えて構成される。当該pMOS構成電源回路101Pにおいて、pMOSFETQ60,Q61のゲート電圧は第2の電圧となり、接続点Tpを介して電流減算回路23のpMOSFETQ82のゲートに印加され、pMOSFETQ82においてpMOS構成電源回路101Pによる電流Ipを生成する。
(a)電流を生成するnMOSFETQ31と、
(b)ダイオード接続されたnMOSFETQ32を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB1と、
(c)2対のnMOSFET(Q33,Q34)(Q35,Q36)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB1と、
(d)3個のpMOSFETQ37〜Q39及びCMOS回路で構成されたオペアンプ91を備え、安定した電源電流供給を行うカレントミラー回路CM11とを備えて構成される。当該nMOS構成電源回路102Nにおいて、nMOSFETQ35,Q36のゲート電圧は第1の電圧となり、接続点T1nを介して電流減算回路13のnMOSFETQ73のゲートに印加され、また、nMOSFETQ33,Q34のゲート電圧は第2の電圧となり、接続点T2nを介して電流減算回路13のnMOSFETQ74のゲートに印加され、そして、直列接続された2個のnMOSFETQ73,Q74において、nMOS構成電源回路102Nによる電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)ダイオード接続されたpMOSFETQ52を備え、上記pMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してpMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB2と、
(c)2対のpMOSFET(Q55,Q56)(Q60,Q61)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB2と、
(d)3個のnMOSFETQ57〜Q59及びCMOS回路で構成されたオペアンプ92を備え、安定した電源電流供給を行うカレントミラー回路CM12とを備えて構成される。当該pMOS構成電源回路102Pにおいて、pMOSFETQ55,Q56のゲート電圧は第3の電圧となり、接続点T1pを介して電流減算回路13のpMOSFETQ71のゲートに印加され、また、pMOSFETQ60,Q61のゲート電圧は第4の電圧となり、接続点T2pを介して電流減算回路13のnMOSFETQ72のゲートに印加され、そして、直列接続された2個のpMOSFETQ71,Q72において、pMOS構成電源回路102Pによる電流Ipを生成する。
(a)電流を生成するnMOSFETQ31と、
(b)4個のnMOSFETQ42、Q44〜Q46を用いて2対の差動対を構成し、さらにnMOSFETQ43を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB11と、
(c)1対のnMOSFET(Q33,Q34)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB11と、
(d)5個のpMOSFETQ37〜Q41を備え、安定した電源電流供給を行うカレントミラー回路CM21aとを備えて構成される。当該nMOS構成電源回路103Nにおいて、nMOSFETQ37,Q38のゲート電圧は第1の電圧となり、接続点Tnを介して電流減算回路23に印加され、nMOS構成電源回路103Nによる電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)4個のpMOSFETQ62,Q64〜Q66を用いて2対の差動対を構成し、さらにpMOSFETQ63を備え、上記pMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してpMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB12と、
(c)1対のpMOSFET(Q53,Q54)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB12と、
(d)5個のnMOSFETQ57〜Q61を備え、安定した電源電流供給を行うカレントミラー回路CM22aとを備えて構成される。当該pMOS構成電源回路103Pにおいて、pMOSFETQ57,Q58のゲート電圧は第2の電圧となり、接続点Tpを介して電流減算回路13に印加され、pMOS構成電源回路103Pによる電流Ipを生成する。
(a)電流を生成するnMOSFETQ31と、
(b)4個のnMOSFETQ42、Q44〜Q46を用いて2対の差動対を構成し、さらにnMOSFETQ43を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB11と、
(c)2対のnMOSFET(Q33,Q34)(Q35,Q36)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB1と、
(d)5個のpMOSFETQ37〜Q41及びCMOS回路で構成されたオペアンプ91を備え、安定した電源電流供給を行うカレントミラー回路CM21とを備えて構成される。当該nMOS構成電源回路104Nにおいて、nMOSFETQ35,Q36のゲート電圧は第1の電圧となり、接続点T1nを介して電流減算回路13のnMOSFETQ73のゲートに印加され、また、nMOSFETQ33,Q34のゲート電圧は第2の電圧となり、接続点T2nを介して電流減算回路13のnMOSFETQ74のゲートに印加され、そして、直列接続された2個のnMOSFETQ73,Q74において、nMOS構成電源回路104Nによる電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)4個のpMOSFETQ62,Q64〜Q66を用いて2対の差動対を構成し、さらにpMOSFETQ63を備え、上記pMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してpMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB12と、
(c)2対のpMOSFET(Q53,Q54)(Q55,Q56)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB2と、
(d)5個のnMOSFETQ57〜Q61及びCMOS回路で構成されたオペアンプ92を備え、安定した電源電流供給を行うカレントミラー回路CM22とを備えて構成される。当該pMOS構成電源回路104Pにおいて、pMOSFETQ53,Q54のゲート電圧は第3の電圧となり、接続点T1pを介して電流減算回路13のpMOSFETQ71のゲートに印加され、また、pMOSFETQ55,Q56のゲート電圧は第4の電圧となり、接続点T2pを介して電流減算回路13のnMOSFETQ72のゲートに印加され、そして、直列接続された2個のpMOSFETQ71,Q72において、pMOS構成電源回路104Pによる電流Ipを生成する。
(a)電流を生成するnMOSFETQ31と、
(b)ダイオード接続されたnMOSFETQ100と2個の差動対回路(Q101〜Q103)(Q104〜Q106)を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB21と、
(c)1対のnMOSFET(Q33,Q34)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB11と、
(d)5個のpMOSFETQ37〜Q41を備え、安定した電源電流供給を行うカレントミラー回路CM21aとを備えて構成される。当該nMOS構成電源回路105Nにおいて、nMOSFETQ37,Q38のゲート電圧は第1の電圧となり、接続点Tnを介して電流減算回路23に印加され、nMOS構成電源回路105Nによる電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)ダイオード接続されたnMOSFETQ200と4個の差動対回路(Q201〜Q203)(Q204〜Q206)(Q207〜Q209)(Q210〜Q212)を備え、上記nMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB22と、
(c)1対のpMOSFET(Q53,Q54)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB12と、
(d)7個のnMOSFETQ57〜Q61,Q67,Q68を備え、安定した電源電流供給を行うカレントミラー回路CM22aとを備えて構成される。当該pMOS構成電源回路105Pにおいて、pMOSFETQ53,Q54のゲート電圧は第2の電圧となり、接続点Tpを介して電流減算回路23に印加され、pMOS構成電源回路105Pによる電流Ipを生成する。
(a)電流を生成するnMOSFETQ31と、
(b)ダイオード接続されたnMOSFETQ100と2個の差動対回路(Q101〜Q103)(Q104〜Q106)を備え、上記nMOSFETQ31を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ31のゲートに印加するゲートバイアス電圧生成回路GB21と、
(c)2対のnMOSFET(Q33,Q34)(Q35,Q36)を備え、上記nMOSFETQ31のドレインバイアスを生成するドレインバイアス生成回路DB1と、
(d)5個のpMOSFETQ37〜Q41及びCMOS回路で構成されたオペアンプ91を備え、安定した電源電流供給を行うカレントミラー回路CM31とを備えて構成される。当該nMOS構成電源回路106Nにおいて、nMOSFETQ35,Q36のゲート電圧は第1の電圧となり、接続点T1nを介して電流減算回路13のnMOSFETQ73のゲートに印加され、また、nMOSFETQ33,Q34のゲート電圧は第2の電圧となり、接続点T2nを介して電流減算回路13のnMOSFETQ74のゲートに印加され、そして、直列接続された2個のnMOSFETQ73,Q74において、nMOS構成電源回路106Nによる電流Inを生成する。
(a)電流を生成するpMOSFETQ51と、
(b)ダイオード接続されたnMOSFETQ200と4個の差動対回路(Q201〜Q203)(Q204〜Q206)(Q207〜Q209)(Q210〜Q212)を備え、上記nMOSFETQ51を強反転領域で動作させるためのゲートバイアス電圧を生成してnMOSFETQ51のゲートに印加するゲートバイアス電圧生成回路GB22と、
(c)2対のpMOSFET(Q53,Q54)(Q55,Q56)を備え、上記pMOSFETQ51のドレインバイアスを生成するドレインバイアス生成回路DB2と、
(d)7個のnMOSFETQ57〜Q61,Q67,Q68及びCMOS回路で構成されたオペアンプ92を備え、安定した電源電流供給を行うカレントミラー回路CM32とを備えて構成される。当該pMOS構成電源回路106Pにおいて、pMOSFETQ53,Q54のゲート電圧は第3の電圧となり、接続点T1pを介して電流減算回路13のpMOSFETQ71のゲートに印加され、また、pMOSFETQ55,Q56のゲート電圧は第4の電圧となり、接続点T2pを介して電流減算回路13のnMOSFETQ72のゲートに印加され、そして、直列接続された2個のpMOSFETQ71,Q72において、pMOS構成電源回路106Pによる電流Ipを生成する。
本発明者らは、以上のように構成された各実施例について、
(1)理想状態における動作確認をするために、典型値のパラメータセットを用いたシミュレーションを行い、
(2)モンテカルロシミュレーション法を用いて以下に示すようにパラメータを変化させてシミュレーションを行った。
(1)スタートアップ回路101SPに代えて、スタートアップ回路101SPAとしたこと。ここで、スタートアップ回路101SPAは、スタートアップ回路101SPに比較して、複数段のダイオード接続のnMOSFETQ401〜Q406を用いず、基準電流源回路101Nの電流(具体的には、例えば、nMOSFETQ34のソース電流)に対応する電流をカレントミラー回路のnMOSFETQ407により発生して当該電流をインバータ94のバイアス電流として用いたことを特徴とする。これにより、複数段のダイオード接続のnMOSFETQ401〜Q406を用いないので、回路規模を削減できるという効果を有する。
(1)pMOSFETQ311〜Q314及びnMOSFETQ315〜Q320を用いてnMOS構成電源回路107Nを構成し、当該nMOS構成電源回路107Nに図45のスタートアップ回路101SNを付加した。
(2)nMOSFETQ411〜Q414及びpMOSFETQ415〜Q420を用いてpMOS構成電源回路107Pを構成し、当該nMOS構成電源回路107Nに図45のスタートアップ回路101SNを付加した。
以上の実施形態及び実施例において、電流減算回路13,23において、各電源回路からの電圧に基づいて電流を発生している(例えば図21及び図22においてMOSFETQ71〜Q74)が、本発明はこれに限らず、各電源回路において当該機能を有してもよい。
Claims (9)
- 電流生成用nMOSFETを備え、電子移動度に依存する出力電流の温度特性を有して第1の電流を生成する第1の電源回路と、
電流生成用pMOSFETを備え、ホール移動度に依存する出力電流の温度特性を有して第2の電流を生成する第2の電源回路と、
上記第1の電流から上記第2の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴とする基準電流源回路。 - 上記第1の電源回路は複数の第1の電流を発生し、上記第2の電源回路は複数の第2の電流を発生し、上記減算回路は上記複数の第1の電流及び上記複数の第2の電流に基づいて一定の基準電流を生成することを特徴とする請求項1記載の基準電流源回路。
- 上記第1の電源回路は、
上記電流生成用nMOSFETを強反転領域で動作させるためにゲートバイアス電圧を生成する第1のゲートバイアス電圧生成回路と、
上記電流生成用nMOSFETのドレインバイアスを生成する第1のドレインバイアス生成回路とをさらに備え、
上記第2の電源回路は、
上記電流生成用pMOSFETを強反転領域で動作させるためにゲートバイアス電圧を生成する第2のゲートバイアス電圧生成回路と、
上記電流生成用pMOSFETのドレインバイアスを生成する第2のドレインバイアス生成回路とをさらに備えたことを特徴とする請求項1又は2記載の基準電流源回路。 - 上記第1のゲートバイアス電圧生成回路は複数の差動対又は複数の差動対回路を用いて構成され、上記第2のゲートバイアス電圧生成回路は複数の差動対又は複数の差動対回路を用いて構成されたことを特徴とする請求項3記載の基準電流源回路。
- 上記第1の電源回路は、上記電流生成用nMOSFETと、上記第1のドレインバイアス生成回路と、上記第1のゲートバイアス電圧生成回路とに対し、電源電流を供給する第1のカレントミラー回路をさらに備え、
上記第2の電源回路は、上記電流生成用pMOSFETと、上記第2のドレインバイアス生成回路と、上記第2のゲートバイアス電圧生成回路とに対し、電源電流を供給する第2のカレントミラー回路をさらに備えたことを特徴とする請求項3又は4記載の基準電流源回路。 - 上記第1のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第1のオペアンプを備え、
上記第2のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第2のオペアンプを備えたことを特徴とする請求項5記載の基準電流源回路。 - 上記第1の電源回路と上記第2の電源回路はそれぞれスタートアップ回路をさらに備え、
上記スタートアップ回路は、
上記第1の電源回路と上記第2の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第1の電源回路と上記第2の電源回路の非動作時が検出されたとき、上記第1の電源回路と上記第2の電源回路に所定の電流を流すことにより上記第1の電源回路と上記第2の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする請求項1乃至6のうちのいずれか1つに記載の基準電流源回路。 - 上記第1の電源回路と上記第2の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備えたことを特徴とする請求項7記載の基準電流源回路。 - 上記第1の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第1の電流供給回路を備え、
上記第1の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備え、
上記第2の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第2の電流供給回路を備え、
上記第2の電流供給回路は、
上記第2の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第4のカレントミラー回路とを備えたことを特徴とする請求項7記載の基準電流源回路。
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