KR20230049785A - 영의 온도 계수를 가지는 nA급 기준전류 생성 회로 - Google Patents

영의 온도 계수를 가지는 nA급 기준전류 생성 회로 Download PDF

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KR20230049785A
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Abstract

본 기술은 영의 온도 계수를 가지는 nA급 기준전류 생성 회로에 관한 것이다. 본 기술의 영의 온도 계수를 가지는 nA급 기준전류 생성 회로는 제1 스타트-업 회로에 의해 인에이블 되어 양의 온도 계수를 갖는 제1 전류를 생성하는 제1 전류 생성 회로; 제2 스타트-업 회로에 의해 인에이블 되어 음의 온도 계수를 갖는 제2 전류를 생성하는 제2 전류 생성 회로; 및 상기 제1 전류와 상기 제2 전류를 합산하여 제로의 온도 계수를 갖는 제3 전류를 생성하는 제3 전류 생성 회로;를 포함하되, 상기 제2 전류 생성 회로는 저항 없이 다수의 트랜지스터들만을 포함하는 상기 제1 전류 생성 회로 대비 바이폴라 정션 트랜지스터들을 더 포함하여 상기 양의 온도 계수에 상보적인 음의 온도 계수를 갖는 상기 제2 전류를 생성한다. 본 기술에 따르면, 저항을 사용하지 않고 nA 수준의 전류를 생성할 수 있다.

Description

영의 온도 계수를 가지는 nA급 기준전류 생성 회로{nA level reference current generation circuit with zero temperature coefficient}
본 발명은 영의 온도 계수를 가지는 nA급 기준전류 생성 회로에 관한 것으로, 보다 구체적으로는 저항을 사용하지 않는 영의 온도 계수를 가지는 초저전력 nA급 기준전류 생성 회로에 관한 것이다.
저전력으로 구동하는 전자 장치에서는 온도 및 공정변화에 따라 낮은 변화율을 보이는 전류 및 전압이 있어야만 기기의 신뢰성을 확보할 수 있다.
이러한 저전력의 필요성은 최근 전자 기기의 소형화 및 집적화에 따라 전자 장치의 회로를 구성함에 있어서 더욱 증대되고 있다.
그 중에서 저전력 BGR 회로(Bandgap Reference Circuit)를 고려할 수 있다. 예를 들어, DC-DC 벅컨버터의 내부에 포함되는 BGR 회로의 경우 저전력의 구동이 필수적이다. 도 1을 참조하여 보다 상세하게 살펴본다.
도 1은 DC-DC 벅컨버터의 내부 블록도에 BGR 블록이 포함된 실시예를 보여준다. 상세하게, 파워 트랜지스터, 이를 구동하기 위한 게이트 드라이버, 온-타임 생성을 위한 온-타임 제너레이터, 컨트롤 로직, 커런트 센싱 및 타입2 보상회로를 포함한다. 이러한 PMU(Power Management Unit)의 경우 저전력 구동을 위해서는 낮은 대기 전류 소모가 필수적이다. 이에 일부 블록의 턴온/턴오프 구동이 요구되며, 턴온/턴오프 구동을 하지 않는 블록의 경우에는 낮은 대기 전류를 소모하면서 구동하는 것이 요구된다. 따라서, 내부 블록도 중 BGR 블록의 경우 저전력의 구동이 필수적임을 확인할 수 있다.
도 2는 저전력으로 구동하는 MCU(Micro Controller Unit)의 전력 소모의 정성적인 파워 소모 예를 도시한다. 도면에 도시된 저전력 MCU의 전력 소모의 예에서 일부 블록의 턴온/턴오프를 제어하더라도, 낮은 대기 전류 소모를 위해서는 저전력의 BGR 회로 및 저전력으로 동작하는 일부 블록의 사용이 필수적임을 확인할 수 있다. 즉, 액티브 동작 영역에서 회로의 모든 블록이 켜져 전력을 소모하지만, 슬립 모드 또는 스탠바이 동작에서는 저전력의 구동을 요구한다.
도 3은 종래 저항을 이용하여 낮은 온도 계수를 가지는 전류 생성 방법의 예를 보여준다.
도 3을 참조하면, 기본적으로 BGR 회로에서 생성된 영의 온도 계수를 가지는 기준전압(BGR VREF)을 이용하여 동작한다. 여기에 트랜지스터(M1) 및 증폭기(Amp)를 이용해 부궤환을 이루어 시스템의 안정성을 확보한다. 트랜지스터(M1)의 소스 전압은 기준전압(BGR VREF)으로 정의되며 저항값(R1) 및 트랜지스터(M1)의 소스 전압에 의해서 트랜지스터(M1)에 흐르는 전류의 양이 결정되게 된다. 이후 M2, M3로 도시되는 PMOS 트랜지스터쌍을 통해서 전류 거울 회로를 구성하여 전류(Zero TC Current)를 공급해주는 방법이 이용된다.
그러나 상술한 기법의 경우 영의 온도 계수를 가지는 전압을 만들어낸 후 영의 온도 계수를 가지는 전류를 생성하는 방법이다. 이러한 방법을 사용하게 되면 uA 수준의 전류는 비교적 작은 크기의 저항을 이용하여 구성이 가능하지만 저전력 및 초저전력 칩의 동작을 위해서는 nA 수준의 전류가 필요하고, 따라서, 저항(R1)의 크기가 수 M옴~수십 M옴의 크기가 필요하게 된다. 이 경우 저항의 큰 크기로 인해, 전체 칩 면적이 커지는 단점이 있다. 저항에 의해 생성된 기생 커패시터에 의해 시스템의 안정성을 떨어뜨릴 우려도 있다.
본 발명의 발명자는 이러한 문제점들을 해결하기 위하여 오랫동안 연구하고 시행착오를 거친 끝에 본 발명을 완성하기에 이르렀다.
본 발명의 실시예는 상술한 문제점을 해결하기 위하여 전류를 생성하는 저항을 제외하고, nA 수준의 양의 온도 계수를 가지는 전류, 음의 온도 계수를 가지는 전류를 생성하여 그 합을 통해 영 (Zero)의 온도 계수를 가지는 전류 생성 회로를 제공한다.
한편, 본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 것이다.
본 발명의 실시예에 따른 영의 온도 계수를 가지는 nA급 기준전류 생성 회로는 제1 스타트-업 회로에 의해 인에이블 되어 양의 온도 계수를 갖는 제1 전류를 생성하는 제1 전류 생성 회로; 제2 스타트-업 회로에 의해 인에이블 되어 음의 온도 계수를 갖는 제2 전류를 생성하는 제2 전류 생성 회로; 및 상기 제1 전류와 상기 제2 전류를 합산하여 제로의 온도 계수를 갖는 제3 전류를 생성하는 제3 전류 생성 회로;를 포함하되, 상기 제2 전류 생성 회로는 저항 없이 다수의 트랜지스터들만을 포함하는 상기 제1 전류 생성 회로 대비 바이폴라 정션 트랜지스터들을 더 포함하여 상기 양의 온도 계수에 상보적인 음의 온도 계수를 갖는 상기 제2 전류를 생성할 수 있다.
제1 및 제2 전류 생성 회로들 각각은, 딥-트라이오드 영역에서 동작하는 제1 트랜지스터를 포함하되, 상기 제1 트랜지스터의 드레인-소스 전압을 정의하는 제2 트랜지스터 및 제3 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터의 소스가 제1 전원전압에 접속되고, 상기 제2 트랜지스터의 소스가 상기 제1 트랜지스터의 드레인과 접속되며, 상기 제3 트랜지스터의 소스가 상기 제1 전원전압에 접속되고, 상기 제3 트랜지스터와 상기 제2 트랜지스터는 서로 접속되는 공통 게이트를 가질 수 있다.
상기 제3 트랜지스터의 게이트가 드레인과 연결될 수 있다.
제1 및 제2 전류 생성 회로들 각각은, 상기 제1 트랜지스터의 게이트-소스 전압을 정의하는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 더 포함할 수 있다.
상기 제4 트랜지스터와 상기 제1 트랜지스터는 서로 접속되는 공통 게이트를 갖고, 상기 제5 트랜지스터의 소스가 상기 제4 트랜지스터의 소스와 접속되며, 상기 제6 트랜지스터의 소스가 상기 제1 전원전압에 접속되고, 상기 제6 트랜지스터와 상기 제5 트랜지스터는 서로 접속되는 공통 게이트를 가질 수 있다.
상기 제4 트랜지스터의 게이트가 드레인과 연결되고, 상기 제5 트랜지스터의 게이트가 드레인과 연결될 수 있다.
상기 제1 및 제2 스타트-업 회로들 각각은, 상기 제1 전원전압과 제1 노드 사이에 접속되는 커패시터; 상기 제1 전원전압과 제2 노드 사이에 접속되고, 상기 제1 노드의 전압 레벨에 응답하여 게이팅되어 인에이블 신호를 출력하는 제7 트랜지스터; 및 상기 제1 노드와 제2 전원전압 사이에 접속되고 상기 인에이블 신호에 의하여 생성된 제3 노드의 전압 레벨에 응답하여 게이팅되어 상기 제7 트랜지스터의 게이트 전압을 풀-다운 시키는 제8 트랜지스터;를 포함할 수 있다.
상기 제1 및 제4 트랜지스터들의 상기 공통 게이트는 제4 노드에 접속되고, 상기 제1 및 제4 트랜지스터들은 상기 인에이블 신호에 의하여 생성된 상기 제4 노드의 전압 레벨에 응답하여 게이팅되며, 상기 제5 및 제6 트랜지스터들의 상기 공통 게이트는 제5 노드에 접속되고, 상기 제5 및 제6 트랜지스터들은 상기 인에이블 신호에 의하여 생성된 상기 제5 노드의 전압 레벨에 응답하여 게이팅될 수 있다.
상기 바이폴라 정션 트랜지스터들은 상기 제4 및 제5 트랜지스터들의 드레인들과 상기 제4 노드 및 제5 노드 사이에 접속될 수 있다.
상기 바이폴라 정션 트랜지스터들의 컬렉터들이 상기 제4 및 제5 트랜지스터들의 드레인들과 접속되고, 상기 바이폴라 정션 트랜지스터들의 이미터들이 상기 제4 노드 및 제5 노드와 접속되며, 상기 바이폴라 정션 트랜지스터들의 컬렉터들이 베이스들과 연결될 수 있다.
상기 제3 전류 생성 회로는, 소스가 제1 전원전압에 접속되고, 상기 제2 전류 생성 회로를 통해서 생성된 제7 노드의 전압 레벨에 응답하여 게이팅되는 제9 트랜지스터; 및 소스가 상기 제1 전원전압에 접속되고, 상기 제1 전류 생성 회로를 통해서 생성된 제8 노드의 전압 레벨에 응답하여 게이팅되는 제10 트랜지스터;를 포함할 수 있다.
상기 제3 전류 생성 회로는, 서로 접속되는 공통 게이트를 갖는 제1 트랜지스터쌍; 및 상기 제1 트랜지스터쌍의 소스들과 제2 전원전압 사이에 접속되고, 서로 접속되는 공통 게이트를 갖는 제2 트랜지스터쌍;을 포함할 수 있다.
상기 제1 트랜지스터쌍의 상기 공통 게이트는 상기 제9 및 제10 트랜지스터들의 드레인들과 연결될 수 있다.
본 기술은 수 M옴~수십 M옴의 저항을 사용하지 않고 nA 수준의 전류를 생성해냄과 동시에 온도 계수가 양, 음인 nA 수준의 전류 합을 통해서 온도 변화에 따라서도 일정한 전류를 생성함으로써, 기존의 한계인 저항이 사용하는 칩의 면적을 줄일 수 있고, 주변 온도 변화에 따라서도 칩의 안정적인 바이어스 전류 공급을 하는 장점을 갖는다.
또한 본 기술은 기존의 양의 온도 계수를 가지는 전류 출력에 음의 온도 계수를 가지는 전류 생성 회로를 새롭게 제안하여 두 전류의 합을 통해 영 (Zero)의 온도 계수를 가지는 전류 생성을 출력할 수 있다.
도 1은 DC-DC 벅컨버터의 내부 블록도에 BGR 블록이 포함된 실시예를 보여준다.
도 2는 저전력으로 구동하는 MCU의 전력 소모의 정성적인 파워 소모 예를 도시한다.
도 3은 종래 저항을 이용하여 낮은 온도 계수를 가지는 전류 생성 방법의 예를 보여준다.
도 4는 본 발명의 실시예에 따른 양의 온도 계수를 가진 전류 생성 회로를 나타내는 도면이다.
도 5는 도 4에 도시된 회로 출력 전류의 온도에 따른 변화를 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 음의 온도 계수를 가진 전류 생성 회로를 나타내는 도면이다.
도 7은 도 6의 CTAT 전류 생성 회로의 출력 전류의 온도에 따른 변화를 도시하는 도면이다.
도 8은 본 발명의 실시예에 따른 영의 온도 계수를 가지는 nA급 기준전류 생성 회로를 나타내는 도면이다.
도 9는 상술한 도 8의 전체 회로도를 나타낸다.
도 10은 상술한 도 9에서의 출력 전류, 즉 제24 트랜지스터에 흐르는 전류의 온도에 따른 변화량을 나타낸다.
첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 4는 본 발명의 실시예에 따른 양의 온도 계수를 가진 전류 생성 회로를 나타내는 도면이다.
그리고 도 5는 도 4에 도시된 회로 출력 전류의 온도에 따른 변화를 나타내는 도면이다.
도 4를 참조하면, 저항을 사용하지 않은 nA 수준의 전류 생성 방법으로서, 전류가 트랜지스터의 임계전압(VTH)의 변화에 덜 민감하게 되어 공정상 변화에 따른 전류 변화를 최소화할 수 있다. 이에 관해서는 후술한다.
도 4에 도시된 회로의 경우 도 5에 도시된 바와 같은 온도 변화에 따른 전류 변화량을 보여주며, 이때, 도면에 나타난 바와 같이 nA 수준의 전류가 양의 온도 계수를 가지는 PTAT(Proportional-to-Absolute-Temperature) 전류에 해당함을 알 수 있다.
상세하게, 약 섭씨 0도의 온도에서 1.5 nA의 전류를 생성하고, 섭씨 80도의 온도에서는 2 nA의 전류를 생성한다. 섭씨 0도의 온도일 때 전류량 대비 섭씨 80도의 온도일 때 전류의 변화량은 약 30%이다.
도 4에 도시된 회로는 저항을 이용하지 않아 칩의 면적을 줄일 수 있고, 온도가 증가함에 따라 전류가 증가하는 바, 반대의 특성을 갖는 후술하는 음의 온도 계수를 가진 전류 생성 회로(도 6 참조)와 함께 동작하여 전체 회로에 일정한 바이어스 전류를 공급하기 위한 동작을 수행할 수 있다.
먼저 도 4를 참조하여 양의 온도 계수(PTAT)를 가진 전류 생성 회로를 더욱 상세하게 살펴본다.
이하에서는 도 4에 도시된 양의 온도 계수를 가진 전류 생성 회로를 간단히 PTAT 전류 생성 회로(100)로 참조할 수 있다.
PTAT 전류 생성 회로(100)는 스타트-업(Start-Up) 회로(110) 및 제1 전류 생성(Current Reference Generator) 회로(120)를 포함할 수 있다.
스타트-업 회로(110)는 제1 전류 생성 회로(120)의 동작을 인에이블 시키기 위한 회로로서, 커패시터(Cap) 및 제7 및 제8 트랜지스터들(M22, M23)을 포함할 수 있다.
커패시터(Cap)는 제1 전원전압(VDD)과 제1 노드(N1) 사이에 접속된다. 제1 트랜지스터(M22)는 제1 전원전압(VDD)와 제2 노드(N2) 사이에 접속되고, 제1 노드(N1)의 전압 레벨에 응답하여 게이팅되어 제1 전원전압(VDD)과 제2 노드(N2) 사이에 전류 패스를 형성할 수 있다. 제2 트랜지스터(M23)는 제1 노드(N1)와 제2 전원전압(VSS) 사이에 접속되고, 제3 노드(N3)의 전압 레벨에 응답하여 게이팅되어 제1 노드(N1)와 제2 전원전압(VSS) 사이에 전류 패스를 형성할 수 있다.
제1 전류 생성 회로(120)는 전류 생성부(122) 및 전류 전달부(124)를 포함한다. 전류 생성부(122)는 스타트-업 회로(110)로부터 발생된 인에이블 신호로부터 전류를 발생시킨다. 전류 전달부(124)는 전류 생성부(122)에 의해 발생된 전류를 출력단으로 출력한다. 전류 생성부(122)의 제1 트랜지스터(M32)와 전류 전달부(124)의 제4 트랜지스터M37)가 제4 노드(N4)에서 서로 공통 게이트를 갖고서 접속됨을 주목한다.
전류 생성부(122)는 저항 없이 다수의 트랜지스터들(M24 내지 M32)을 포함한다.
상세하게, 제1 트랜지스터(M32)는 소스가 제1 전원전압(VDD)에 접속되고, 딥-트라이오드(deep-triode) 영역에서 동작한다. 제2 트랜지스터(M31)는 소스가 제1 트랜지스터(M32)의 드레인과 접속된다. 제3 트랜지스터(M30)는 소스가 제1 전원전압(VDD)에 접속되고, 제2 트랜지스터(M31)와 서로 접속되는 공통 게이트를 갖는다.
이러한 제2 트랜지스터(M31) 및 제3 트랜지스터(M30)는 제1 트랜지스터(M32)의 드레인-소스 전압을 정의한다. 즉, 제1 트랜지스터(M32)의 드레인-소스 전압이 제2 트랜지스터(M31)의 게이트-소스 전압 및 제3 트랜지스터(M30)의 게이트-소스 전압으로 정의될 수 있다.
제2 및 제3 트랜지스터들(M30, M31)의 공통 게이트는 제6 노드(N6)의 전압 레벨에 응답하여 게이팅된다. 그리고, 제3 트랜지스터(M30)의 게이트와 드레인이 연결된다. 다이오드와 같은 기능을 할 수 있다.
전류 전달부(124)도 저항 없이 다수의 트랜지스터들(M33 내지 M42)을 포함한다.
상세하게, 제4 트랜지스터(M37)는 제1 트랜지스터(M32)와 서로 접속되는 공통 게이트를 갖는다. 제5 트랜지스터(M38)는 소스가 제4 트랜지스터(M37)의 소스와 접속된다. 제6 트랜지스터(M39)는 소스가 제1 전원전압(VDD)에 접속되고, 제5 트랜지스터(M38)와 서로 접속되는 공통 게이트를 갖는다.
이러한 제4 내지 제6 트랜지스터들(M37 내지 M39)은 제1 트랜지스터(M32)의 게이트-소스 전압을 정의한다. 즉, 제1 트랜지스터(M32)의 게이트-소스 전압이 제4 트랜지스터(M37)의 게이트-소스 전압, 제5 트랜지스터(M38)의 게이트-소스 전압 및 제6 트랜지스터(M39)의 게이트-소스 전압으로 정의될 수 있다.
제1 및 제4 트랜지스터들(M32, M37)의 공통 게이트는 제4 노드(N4)의 전압 레벨에 응답하여 게이팅된다. 그리고, 제4 트랜지스터(M37)의 게이트와 드레인이 연결된다. 다이오드와 같은 기능을 할 수 있다.
제5 및 제6 트랜지스터들(M38, M39)의 공통 게이트는 제5 노드(N5)의 전압 레벨에 응답하여 게이팅된다. 그리고, 제5 트랜지스터(M38)의 게이트와 드레인이 연결된다. 다이오드와 같은 기능을 할 수 있다.
제2 노드(N2)는 제11 내지 제15 트랜지스터들(M26, M27, M35, M36, M41)의 게이트들과 접속된다. 따라서, 전류 발생부에서 생성된 전류가 전류 전달부로 미러링되어 전달된다. 제3 노드(N3)는 제8, 제16 내지 제20 트랜지스터들(M23, M24, M25, M33, M34, M40)의 게이트들과 접속된다. 따라서, 전류 발생부에서 생성된 전류가 전류 전달부로 미러링되어 전달된다. 이에 의하여 생성된 제7 노드(N7)의 전압 레벨(V1)에 따라 전류(IPTAT)가 출력된다.
이하 PTAT 전류 생성 회로가 양의 온도 계수를 가진 전류를 생성하는 과정을 보다 상세하게 살펴본다.
스타트-업 회로(110)는 커패시터(Cap) 및 두 개의 트랜지스터들(M22, M23)을 통해서 제어된다. 상세하게, 커패시터(Cap)에 의해 DC 전류에 대해서는 전류가 흐르지 않게 되고 회로가 켜질 때 전류가 흐르게 된다. 회로가 켜질 때 제7 트랜지스터(M22)의 게이트 전압은 풀-업(Pull-Up) 되게 되고, 제1 전류 생성 회로(120)를 동작시키게 된다. 제1 전류 생성 회로가 켜진 이후에는 제8 트랜지스터(M23)가 온 되게 되어 제7 트랜지스터(M22)의 게이트 전압을 풀 다운(Pull-Down) 시키게 된다.
여기서 제1 전류 생성 회로를 통해서 회로가 nA 수준의 전류를 만들어내기 위해서는 트랜지스터가 서브쓰레스홀드(Subthreshold) 영역에서 동작해야 하고, 이때 전류 수식은 아래와 같다.
Figure pat00001
Figure pat00002
Figure pat00003
상기 수학식 1 내지 3에서, I는 서브쓰레스홀드 전류, I0는 서브쓰레스홀드 전류의 지수앞자리(pre-exponeanital) 계수, VT는 열 전압, μ는 캐리어 이동성이고, COX는 게이트-옥사이드 커패시턴스, κB는 볼츠만 상수, T는 절대온도, η는 서브쓰레스홀드 기울기 계수, q는 기본전하이다.
상기 수학식 1에서 μ는 온도에 대한 의존성을 아래와 같은 수식으로 나타낼 수 있다.
Figure pat00004
여기서, μ0는 T0에서 캐리어 이동성이고, m은 온도 지수(temperature exponent)이다.
상기 도 4에서 제1 트랜지스터(M32)는 저항처럼 동작한다. 이때 MOSFET의 저항 값(RON)은 다음 수식에 의해 표현된다.
Figure pat00005
이때 제1 트랜지스터(M32)에 흐르는 전류를 IN이라 하면, 상기 수학식 5에 따라 IN은 다음 수식과 같이 정의된다.
Figure pat00006
여기서 βM32(=μCOX(W/L))는 제1 트랜지스터(M32)의 전류 이득 계수이다. W/L은 종횡비이다. 제1 트랜지스터(M32)는 딥-트라이오드 영역에서 동작한다(VGS-VTH≫VDS).
그리고 아래 수학식 7 및 수학식 8을 통해서 상기 수학식 6을 다음과 같은 수학식 9로 도출할 수 있다.
Figure pat00007
Figure pat00008
Figure pat00009
VGS,M32(=VGS,M39-VGS,M38+VGS,M37), VDS,M32(=VGS,M30-VGS,M31) 관계에 있음을 주목한다. Ki는 Mi의 종횡비이다(예를 들어 K31은 제2 트랜지스터(M31)의 종횡비이다).
위 수학식 9에서 볼 수 있듯이, 전류 수식에서 VTH가 사라진 것을 볼 수 있다. 이때, VTH의 제거를 위해 상술한 MOSFET의 채널 길이는 같은 것이 바람직하다. 즉, 트랜지서터 쌍들(M32-M39, M31-M30, M37-M38)간 채널 길이는 동일하게 설계되는 것이 바람직하다. 따라서 공정 과정상 변동성에 있어서 보다 우수한 안정성을 가진 전류를 생성해 낼 수 있다.
계속하여, 수학식 4 및 수학식 9의 관계식에 의하여 IN의 온도 계수(temperature coefficient)를 절대 온도 T에 대한 미분을 통하여 구하면 다음 수학식 10과 같다.
Figure pat00010
여기서 mn은 전자 이동성의 온도 지수이다.
그리고 상기 수학식 10으로부터 상기 수학식 9의 전류 IN을 정리하면 다음 수학식 11과 같이 나타낼 수 있다.
Figure pat00011
여기서, IN0는 온도에 무관한 전류 파라미터이고, mn의 값은 약 1.5이다. 따라서, 출력 전류 IN은 온도가 증가함에 따라 증가하는 전류인 것을 알 수 있다. 상기 수학식 10은 항상 양이다. 온도 증가에 따라 전류 변화는 상술한 도 5에서 확인할 수 있다.
이하 음의 온도 계수(CTAT)를 가진 전류 생성 회로를 더욱 상세하게 살펴본다.
이하에서는 도 6에 도시된 음의 온도 계수를 가진 전류 생성 회로를 간단히 CTAT 전류 생성 회로(200)로 참조할 수 있다.
도 6은 본 발명의 실시예에 따른 음의 온도 계수(CTAT, Compliment-to-Absolute-Temperature)를 가진 전류 생성 회로를 나타내는 도면이다.
그리고 도 7은 도 6의 CTAT 전류 생성 회로의 출력 전류의 온도에 따른 변화를 도시하는 도면이다.
도 6을 참조하면, CTAT 전류 생성 회로(200)는 전원전압(VDD)의 턴-온에 맞춰 전류를 생성하기 시작하는 스타트-업 회로(210), 켜지는 신호에 따라 전류를 생성하는 제2전류 생성(Current Reference Generator) 회로(220)를 포함할 수 있다. 제2 전류 생성 회로(220)는 전류 생성부(222) 및 전류 전달부(224)를 포함할 수 있다.
스타트-업 회로(210)는 도 4에서 상술한 스타트-업 회로(110)와 동일한 구성을 갖는다.
제2 전류 생성 회로(220)도 도 4에서 상술한 제1 전류 생성 회로(120)와 NPN 바이폴라 정션 트랜지스터들을 갖는 점을 제외하고는 동일한 구성을 갖는다.
이에 도 4에서 상술한 것과 동일한 설명이 적용될 수 있으며, 이하에서는 차이점을 중심으로 기술한다.
제2 전류 생성 회로(220)는 상술한 제1 전류 생성 회로(110) 대비 음의 온도 계수를 가지는 전류를 만들기 위해 온도 계수 제어부(2242)를 더 포함한다.
온도 계수 제어부(2242)는 NPN 바이폴라 정션 트랜지스터들(B1, B2)을 갖는다. NPN 바이폴라 정션 트랜지스터들(B1, B2)은 제4 및 제5 트랜지스터들(M16, M17)의 드레인들과 제4 노드(N4) 및 제5 노드(N5) 사이에 접속된다.
NPN 바이폴라 정션 트랜지스터들(B1, B2)의 컬렉터들이 제4 및 제5 트랜지스터들(M16, M17)의 드레인들과 접속되고, NPN 바이폴라 정션 트랜지스터들(B1, B2)의 이미터들이 제4 노드 및 제5 노드(N4, N5)와 접속된다. NPN 바이폴라 정션 트랜지스터들(B1, B2)의 컬렉터들은 베이스들과 연결된다. 다이오드 기능을 수행할 수 있다.
도면에 도시된 것과 같이 회로를 구성했을 때, 전류 수식은 상술한 도 4에서와 동일한 관계를 갖게 되는 바 다음과 같이 표현할 수 있다.
Figure pat00012
Figure pat00013
Figure pat00014
도 4에서 제1 트랜지스터(M32)가 도 6에서 제1 트랜지스터(M11)에 대응된다. 도 4에서 제2 트랜지스터(M31)가 도 6에서 제2 트랜지스터(M10)에 대응된다. 그리고, 도 4에서 제3 트랜지스터(M30)가 도 6에서 제2 트랜지스터(M9)에 대응된다. 동일한 방식으로, 도 4에서 제4 트랜지스터(M37)가 도 6에서 제4 트랜지스터(M16)에 대응된다. 도 4에서 제5 트랜지스터(M38)가 도 6에서 제5 트랜지스터(M17)에 대응된다. 그리고, 도 4에서 제6 트랜지스터(M39)가 도 6에서 제6 트랜지스터(M18)에 대응된다.
VGS,M11(=VGS,M18-VGS,M17+VGS,M16), VDS,M11(=VGS,M9-VGS,M10) 관계에 있음을 주목한다.
다만, 상술한 도 4에서의 경우와 달리, NPN 바이폴라 정션 트랜지스터들(B1, B2)의 존재에 의해 아래 수식을 더욱 만족하게 된다.
Figure pat00015
전류 IN은 수학식 14를 만족하면서, 컬렉터와 베이스가 연결되어 다이오드와 같은 기능을 하는 NPN 바이폴라 정션 트랜지스터 쌍(B1 및 B2)에 의하여 상기 수학식 15를 더욱 만족하게 된다. 상기 수학식 15의 온도에 따른 변화량을 살펴보면 IS는 온도에 무관한 계수이고, 일반적인 VBE, VT의 온도에 따른 변화량의 예시는 아래 수식과 같게 된다.
Figure pat00016
Figure pat00017
따라서 상기 수학식 14 및 수학식 15에 의해 도 6에서의 전류 출력 IN은 양의 온도 계수와 음의 온도 계수를 동시에 가지게 되고, 이 중 음의 온도 계수의 변화량이 양의 온도 계수에 비해 크기 때문에 회로는 음의 온도 계수를 가지는 전류를 생성해내게 된다.
따라서 전류 IN은 수식상 VTH가 사라지기 때문에 공정상 변화에 덜 민감하며, 음의 온도 계수를 가지게 되는 nA급 전류가 출력되게 된다.
도 7을 참조하면 온도 변화에 따른 IN 전류의 변화량을 볼 수 있다. 도 7에 도시된 바와 같이, 섭씨 0도의 온도에서 전류는 약 1.9 nA이고, 섭씨 80도의 온도에서 전류는 약 0.6 nA로 약 70%의 변화율을 가지는 것을 볼 수 있다. 즉, 본 발명의 실시예에 따른 음의 온도 계수를 가지는 전류 생성 회로는 온도가 증가함에 따라서 전류는 감소하게 되고, 이 기울기는 상술한 도 5에서의 양의 온도 계수를 가지는 전류의 기울기보다 약 3배 큰 것을 볼 수 있다.
도 8은 본 발명의 실시예에 따른 영의 온도 계수를 가지는 nA급 기준전류 생성 회로를 나타내는 도면이다.
도 8을 참조하면, 상술한 도 4에 도시된 회로 및 도 6에 도시된 회로를 이용하여 영의 온도 계수를 가지는 전류 생성 회로를 구성하였음을 확인할 수 있다.
상세하게, 도 4에 도시된 양의 온도 계수를 가지는 회로, 즉 PTAT 전류 생성 회로(100)를 통해서 출력 전압(V1)을 만들어내고, 제22 트랜지스터(M44)를 통해서 양의 온도 계수를 가지는 전류(IPTAT)를 만들어준다.
마찬가지로 도 6에 도시된 음의 온도 계수를 가지는 회로, 즉, CTAT 전류 생성 회로(200)를 통해서 출력 전압(V2)을 만들어내고, 제21 트랜지스터(M43)을 통해서 음의 온도 계수를 가지는 전류(ICTAT)를 만들어준다.
PTAT 전류 생성 회로(100)와 CTAT 전류 생성 회로(200) 사이에 배치된 제로 계수 전류 생성 회로(300)를 통해 영의 온도 계수를 만들기 위해 음의 온도 계수가 양의 온도 계수에 비해 약 3배 큰 것을 고려했을 때, 제22 트랜지스터(M44)의 전류 크기는 제21 트랜지스터(M43)의 전류 크기의 약 3배인 것이 바람직하다. 즉, 제22 트랜지스터(M44)에 제21 트랜지스터(M33) 대비 3배의 전류가 흐르도록, 제21 트랜지스터와 제22 트랜지스터는 서로 다르게 설계될 수 있다.
따라서, 제23 및 제24 트랜지스터들(M45, M46)에 흐르는 전류는 이 두 전류의 합이 되고, 결과적으로 온도 변화에 따라 영의 온도 계수를 갖는, 즉 온도 변화에 따른 전류의 변화량이 0에 가까운 전류(IzeroTC)를 출력해낸다.
도 9는 상술한 도 8의 전체 회로도를 나타낸다.
도 9를 참조하면, 본 발명의 실시예에 따른 영의 온도 계수를 가지는 nA급 기준전류 생성 회로(1)는 PTAT 전류 생성 회로(100), CTAT 전류 생성 회로(200) 및 제로 계수 전류 생성 회로(300)를 포함할 수 있다.
가운데를 기준으로 좌측은 CTAT 전류 생성 회로(200)이고 우측은 PTAT 전류 생성 회로(100)이다. 이 두 전류(ICTAT, IPTAT)의 합을 통해서 회로의 가운데 부분에서 제로 계수 전류 생성 회로(300)가 영의 온도 계수를 가지는 전류(IzeroTC)를 만들어낸다.
CTAT 전류 생성 회로는 PTAT 전류 생성 회로 대비 NPN 바이폴라 정션 트랜지스터들(B1, B2)을 추가로 포함한다는 점을 제외하고는 동일한 구성을 갖는다. 즉, NPN 바이폴라 정션 트랜지스터들을 온도에 따른 전압 변화를 통해서 PTAT 전류 생성 회로의 특성을 CTAT 전류 생성 회로의 특성으로 만들 수 있다. 그리고 두 전류의 합을 통해서 온도에 따라 일정한 전류를 생성해낼 수 있다.
도 10은 상술한 도 9에서의 출력 전류(IzeroTC), 즉 제24 트랜지스터(M46)에 흐르는 전류의 온도에 따른 변화량을 나타낸다.
도 10을 참조하면, 상술한 도 5 및 도 7에서의 섭씨 0도 대비 섭씨 80도에서의 전류 변화량은 30% 및 70%인 반면 도 10의 결과로는 약 섭씨 0도의 온도에서 섭씨 80도의 온도까지 0.1 nA의 변화량의 크기를 가지는 것을 볼 수 있다. 섭씨 0도 대비 섭씨 80도에서의 전류 변화량을 비율로 나타내면 약 1.86%이다. 이는 상술한 단일의 PTAT 전류 생성 회로 또는 단일의 CTAT 전류 생성 회로에 비해서 우수한 온도 변화 특성을 가지는 것을 알 수 있다. 또한 약 섭씨 25도 상온 지점에서 기울기가 0인 지점을 가짐을 확인할 수 있다. 이는 도 9에 도시된 회로가 실제 영 (Zero)의 온도 계수를 가지는 지점을 가짐을 확인할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
1 : 영의 온도 계수를 가지는 nA급 기준전류 생성 회로
100 : 양의 온도 계수를 가진 전류 생성 회로
110 : 스타트-업 회로
120 : 제1 전류 생성 회로
122 : 전류 생성부
124 : 전류 전달부
200 : 음의 온도 계수를 가진 전류 생성 회로
210 : 스타트-업 회로
220 : 제2 전류 생성 회로
222 : 전류 생성부
224 : 전류 전달부
2242 : 온도 계수 제어부
300 : 제로 계수 전류 생성 회로

Claims (14)

  1. 제1 스타트-업 회로에 의해 인에이블 되어 양의 온도 계수를 갖는 제1 전류를 생성하는 제1 전류 생성 회로;
    제2 스타트-업 회로에 의해 인에이블 되어 음의 온도 계수를 갖는 제2 전류를 생성하는 제2 전류 생성 회로; 및
    상기 제1 전류와 상기 제2 전류를 합산하여 제로의 온도 계수를 갖는 제3 전류를 생성하는 제3 전류 생성 회로;를 포함하되,
    상기 제2 전류 생성 회로는 저항 없이 다수의 트랜지스터들만을 포함하는 상기 제1 전류 생성 회로 대비 바이폴라 정션 트랜지스터들을 더 포함하여 상기 양의 온도 계수에 상보적인 음의 온도 계수를 갖는 상기 제2 전류를 생성하는 nA급 기준전류 생성 회로.
  2. 제1항에 있어서,
    제1 및 제2 전류 생성 회로들 각각은,
    딥-트라이오드 영역에서 동작하는 제1 트랜지스터를 포함하되,
    상기 제1 트랜지스터의 드레인-소스 전압을 정의하는 제2 트랜지스터 및 제3 트랜지스터를 더 포함하는 nA급 기준전류 생성 회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터의 소스가 제1 전원전압에 접속되고,
    상기 제2 트랜지스터의 소스가 상기 제1 트랜지스터의 드레인과 접속되며,
    상기 제3 트랜지스터의 소스가 상기 제1 전원전압에 접속되고, 상기 제3 트랜지스터와 상기 제2 트랜지스터는 서로 접속되는 공통 게이트를 갖는 nA급 기준전류 생성 회로.
  4. 제3항에 있어서,
    상기 제3 트랜지스터의 게이트가 드레인과 연결되는 nA급 기준전류 생성 회로.
  5. 제4항에 있어서,
    제1 및 제2 전류 생성 회로들 각각은,
    상기 제1 트랜지스터의 게이트-소스 전압을 정의하는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 더 포함하는 nA급 기준전류 생성 회로.
  6. 제5항에 있어서,
    상기 제4 트랜지스터와 상기 제1 트랜지스터는 서로 접속되는 공통 게이트를 갖고,
    상기 제5 트랜지스터의 소스가 상기 제4 트랜지스터의 소스와 접속되며,
    상기 제6 트랜지스터의 소스가 상기 제1 전원전압에 접속되고, 상기 제6 트랜지스터와 상기 제5 트랜지스터는 서로 접속되는 공통 게이트를 갖는 nA급 기준전류 생성 회로.
  7. 제6항에 있어서,
    상기 제4 트랜지스터의 게이트가 드레인과 연결되고, 상기 제5 트랜지스터의 게이트가 드레인과 연결되는 nA급 기준전류 생성 회로.
  8. 제7항에 있어서,
    상기 제1 및 제2 스타트-업 회로들 각각은,
    상기 제1 전원전압과 제1 노드 사이에 접속되는 커패시터;
    상기 제1 전원전압과 제2 노드 사이에 접속되고, 상기 제1 노드의 전압 레벨에 응답하여 게이팅되어 인에이블 신호를 출력하는 제7 트랜지스터; 및
    상기 제1 노드와 제2 전원전압 사이에 접속되고 상기 인에이블 신호에 의하여 생성된 제3 노드의 전압 레벨에 응답하여 게이팅되어 상기 제7 트랜지스터의 게이트 전압을 풀-다운 시키는 제8 트랜지스터;를 포함하는 nA급 기준전류 생성 회로.
  9. 제8항에 있어서,
    상기 제1 및 제4 트랜지스터들의 상기 공통 게이트는 제4 노드에 접속되고, 상기 제1 및 제4 트랜지스터들은 상기 인에이블 신호에 의하여 생성된 상기 제4 노드의 전압 레벨에 응답하여 게이팅되며,
    상기 제5 및 제6 트랜지스터들의 상기 공통 게이트는 제5 노드에 접속되고, 상기 제5 및 제6 트랜지스터들은 상기 인에이블 신호에 의하여 생성된 상기 제5 노드의 전압 레벨에 응답하여 게이팅되는 nA급 기준전류 생성 회로.
  10. 제9항에 있어서,
    상기 바이폴라 정션 트랜지스터들은
    상기 제4 및 제5 트랜지스터들의 드레인들과 상기 제4 노드 및 제5 노드 사이에 접속되는 nA급 기준전류 생성 회로.
  11. 제10항에 있어서,
    상기 바이폴라 정션 트랜지스터들의 컬렉터들이 상기 제4 및 제5 트랜지스터들의 드레인들과 접속되고, 상기 바이폴라 정션 트랜지스터들의 이미터들이 상기 제4 노드 및 제5 노드와 접속되며, 상기 바이폴라 정션 트랜지스터들의 컬렉터들이 베이스들과 연결되는 nA급 기준전류 생성 회로.
  12. 제1항에 있어서,
    상기 제3 전류 생성 회로는,
    소스가 제1 전원전압에 접속되고, 상기 제2 전류 생성 회로를 통해서 생성된 제7 노드의 전압 레벨에 응답하여 게이팅되는 제9 트랜지스터; 및
    소스가 상기 제1 전원전압에 접속되고, 상기 제1 전류 생성 회로를 통해서 생성된 제8 노드의 전압 레벨에 응답하여 게이팅되는 제10 트랜지스터;를 포함하는 nA급 기준전류 생성 회로.
  13. 제12항에 있어서,
    상기 제3 전류 생성 회로는,
    서로 접속되는 공통 게이트를 갖는 제1 트랜지스터쌍; 및
    상기 제1 트랜지스터쌍의 소스들과 제2 전원전압 사이에 접속되고, 서로 접속되는 공통 게이트를 갖는 제2 트랜지스터쌍;을 포함하는 nA급 기준전류 생성 회로.
  14. 제13항에 있어서,
    상기 제1 트랜지스터쌍의 상기 공통 게이트는 상기 제9 및 제10 트랜지스터들의 드레인들과 연결되는 nA급 기준전류 생성 회로.
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