第1の実施形態.
図1は、本発明の第1の実施形態に係る基準電圧源回路1を示すブロック図である。図1の基準電圧源回路は、微小電流を発生する電流源回路10と、電圧発生回路20と、正の温度係数を有する電圧を発生する温度特性制御回路30とを備えて構成される。基準電圧源回路1は、超低電力動作を達成するために微小電流を発生する電流源回路10を備えている。
第1の実施形態に係る基準電圧源回路1は、所定の微小電流を発生する電流源回路10と、PNPバイポーラトランジスタQ1を含み、電流源回路10からの電流に基づいて、半導体素子のバンドギャップ電圧に基づいた負の温度特性を有するPNPバイポーラトランジスタQ1のベースエミッタ間電圧VBEを出力する電圧発生回路20と、電流源回路10からの電流に基づいてベースエミッタ間電圧VBEの負の温度特性を実質的に相殺する正の温度特性を有する電圧VGGを発生し、ベースエミッタ間電圧VBEに電圧VGGを加算して出力電圧VREF1を出力する温度特性制御回路30とを備えたことを特徴とする。
図2は、図1の基準電圧源回路1を示す回路図である。図2において、電流源回路10は、非特許文献3で開示された基準電圧源回路においてバイアス電圧生成回路を1段の差動対で構成した回路と同様の回路である。非特許文献3で開示された基準電圧源回路は、電圧源としての利用が提案されているが、この電圧源に流れる電流は、プロセスバラツキ及び電源電圧の変動に対して安定であるという特徴を有する。図2の電流源回路10は、pチャネルMOSトランジスタ(以下、pMOSトランジスタという。)MP111〜MP114と、nチャネルMOSトランジスタ(以下、nMOSトランジスタという。)MN111〜MN116とを備えて構成され、主たる電流生成トランジスタは、nMOSトランジスタMN116である。電流源回路10は、10nA程度の微小な電流を発生することができる。なお、電流源回路10は電子移動度に依存した電流源回路であるが、電流源回路10に代えて、電流源回路10に対して相補構成を有するホール移動度に依存した電流源回路を備えて基準電圧源回路を構成してもよい。
図2の電圧発生回路20は、pMOSトランジスタMP1と、PNPバイポーラトランジスタQ1とを備えて構成され、pMOSトランジスタMP1のソースは電源VDDに接続され、pMOSトランジスタMP1のゲートは、電流源回路10のpMOSトランジスタMP114のゲート及び温度特性制御回路30のpMOSトランジスタMP11のゲートに接続され、pMOSトランジスタMP1のドレインは、PNPバイポーラトランジスタQ1のエミッタに接続される。また、PNPバイポーラトランジスタQ1のエミッタは、端子T1を介して温度特性制御回路30のnMOSトランジスタMN11のゲートに接続され、PNPバイポーラトランジスタQ1のベース及びコレクタは、接地される。
また、図2の温度特性制御回路30は、pMOSトランジスタMP11,MP12と、nMOSトランジスタMN10〜MN12とを備えて構成される。pMOSトランジスタMP11,MP12のソースはそれぞれ電源VDDに接続される。pMOSトランジスタMP11のゲートは、pMOSトランジスタMP1のゲート及びpMOSトランジスタMP12のゲートに接続され、pMOSトランジスタMP11のドレインは、nMOSトランジスタMN11のドレイン及びnMOSトランジスタMN10のゲートに接続される。nMOSトランジスタMN11のソースはnMOSトランジスタMN10のドレイン及びnMOSトランジスタMN12のソースに接続される。nMOSトランジスタMN10のソースは接地される。pMOSトランジスタMP12のゲートはpMOSトランジスタMP11のゲートに接続され、pMOSトランジスタMP12のドレインは、端子T11とnMOSトランジスタMN12のゲート及びドレインとに接続される。nMOSトランジスタMN12のソースは、nMOSトランジスタMN11のソースに接続される。
さらに、図2において、nMOSトランジスタMN11,MN12は、差動対DP11を構成し、後述するように正の温度特性を有する電圧を発生する。また、図2において、pMOSトランジスタMP111〜MP114,MP1,MP11,MP12は、カレントミラー回路CM11を構成し、pMOSトランジスタMP112に流れる電流に対応する電流が、pMOSトランジスタMP111,MP113,MP114,MP1,MP11,MP12に流れる。
次いで、図2の基準電圧源回路1の動作について説明する。電流源回路10によって発生された電流は、カレントミラー回路CM11を介して、電圧発生回路20に供給される。電圧発生回路20では、電流源回路10によって発生された電流に対応する電流IREFがPNPバイポーラトランジスタQ1に流れて、ベースエミッタ間電圧VBEが誘起される。ベースエミッタ電圧VBEは、以下の式(1)のようにモデル化することができる。
ここで、電圧VBGRはバンドギャップ電圧であり、係数γはベースエミッタ間電圧VBEの温度係数であり、Tは絶対温度である。ベースエミッタ間電圧VBEは、端子T1を介してnMOSトランジスタMN11のゲートに印加される。PNPバイポーラトランジスタQ1のベースエミッタ間電圧VBEは、負の温度特性を有するので、温度特性制御回路30は、この負の温度特性を相殺するために使用される。
温度特性制御回路30は、上述したように差動対DP11を備えて構成される。以下、差動対DP11の動作について説明する。図3は、図2の差動対DP11を示す回路図である。図3の電流源I101は、図2では、nMOSトランジスタMN10によって構成されている。また、差動対DP11において、端子T1を入力端子といい、端子T11を出力端子という。また、nMOSトランジスタMN11を入力端子側のnMOSトランジスタといい、nMOSトランジスタMN12を出力端子側のnMOSトランジスタという。
一般に、MOSトランジスタのサブスレッショルド電流Iは、以下の式(2)で表すことができる。
ここで、K(=W/L)はMOSトランジスタのチャネル長Lとチャネル幅Wとのアスペクト比、I0(=μCOX(η−1)VT 2)はサブスレッショルド電流の前置係数、μはキャリア移動度、COX(=εox/tox)は単位面積当たりの酸化膜容量、toxは酸化膜厚、εoxは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、VT(=kBT/q)は熱電圧、kBはボルツマン定数、Tは絶対温度、qは電気素量、VGSはゲートソース間電圧、VTHはしきい値電圧である(非特許文献8参照。)。
図3において、nMOSトランジスタM11及びnMOSトランジスタMN12に実質的に等しい電流I1を流すと、nMOSトランジスタM11のゲートとnMOSトランジスタMN12のゲートとの間の電圧VGGは、式(2)を用いて以下の式(3)で表される。
ここで、VGS,MN12はnMOSトランジスタMN12のゲートソース間電圧であり、VGS,MN11はnMOSトランジスタMN11のゲートソース間電圧であり、K1はnMOSトランジスタMN11のアスペクト比であり、K2はnMOSトランジスタMN12のアスペクト比である。したがって、nMOSトランジスタM11のアスペクト比K1とnMOSトランジスタM12のアスペクト比K2との比率K1/K2を1より大きい値になるように調整すれば、差動対DP11は、正の温度特性を有する電圧を発生する。
上述したように、ベースエミッタ間電圧VBEが、nMOSトランジスタMN11のゲートに印加されるので、温度特性制御回路30によって出力される出力電圧VREF1は、式(1)及び式(3)から以下の式(4)で表される。
したがって、差動対DP11内のnMOSトランジスタMN11,MN12のアスペクト比K1,K2を適切な値に調整することによって、基準電圧源回路1はバンドギャップ電圧VBGRを発生することができる。
以上説明したように、第1の実施形態によれば、電流源回路10が微小電流を生成し、電圧発生回路20が、当該微小電流に基づいて半導体素子のバンドギャップ電圧に基づいた負の温度特性を有するベースエミッタ間電圧VBEを発生し、温度特性制御回路30が、差動対DP11によって発生された正の温度特性を有する電圧VGGをベースエミッタ間電圧VBEに加算するので、基準電圧源回路1は、抵抗を用いずに構成され、ナノアンペアレベルの電流で動作可能であり、かつバンドギャップ電圧を発生することができる。
なお、第1の実施形態では、電圧発生回路20はPNPバイポーラトランジスタQ1を備えて構成されたが、本発明はこれに限らず、PNPバイポーラトランジスタQ1に代えて、ダイオードを備えて構成されてもよい。このとき、当該ダイオードのアノードはpMOSトランジスタMP1のドレインに接続され、当該ダイオードのカソードは接地される。これによって、端子T1には、当該ダイオードの順方向電圧が印加される。
なお、第1の実施形態では、微小電流を発生する電流源回路10を備えて基準電圧源回路1を構成したが、本発明はこれに限らず、微小電流に限らず任意の電流を発生する電流源回路を備えて基準電圧源回路を構成してもよい。
第2の実施形態.
上述したように、第1の実施形態に係る基準電圧源回路1では、温度特性制御回路30において1段の差動対DP11を用いて正の温度特性を有する電圧VGGを発生したが、式(3)に示すように、比率K1/K2は、対数項に含まれているので、得られる電圧VGGの温度係数が小さくなり、ベースエミッタ間電圧VBEの負の温度特性を相殺することが困難である。そこで、第2の実施形態に係る基準電圧源回路1Aでは、温度特性制御回路30Aにおいて、複数の差動対を接続することによって、上記問題を解決する。
図4は、本発明の第2の実施形態に係る基準電圧源回路1Aを示すブロック図である。図4の基準電圧源回路1Aは、図1の基準電圧源回路1と比較して、温度特性制御回路30に代えて、温度特性制御回路30Aを備えて構成されることを特徴とする。
図5は、図4の温度特性制御回路30Aを示す回路図である。温度特性制御回路30Aは、pMOSトランジスタMP301〜MP306と、nMOSトランジスタMN300〜MN310とを備えて構成される。pMOSトランジスタMP301〜MP306のソースはそれぞれ電源VDDに接続される。
図5において、pMOSトランジスタMP301のゲートは、pMOSトランジスタMP1のゲートに接続され、pMOSトランジスタMP301のドレインは、nMOSトランジスタMN301のドレイン及びnMOSトランジスタMN300のゲートに接続される。nMOSトランジスタMN301のゲートは端子T1に接続される。nMOSトランジスタMN301のソースはnMOSトランジスタMN300のドレイン及びnMOSトランジスタMN302のソースに接続される。nMOSトランジスタMN300のソースは接地される。
pMOSトランジスタMP302のゲートは、pMOSトランジスタMP301のゲートに接続され、pMOSトランジスタMP302のドレインは、nMOSトランジスタMN303のドレイン並びにゲート及びnMOSトランジスタMN302のゲートに接続される。nMOSトランジスタMN303のソースはnMOSトランジスタMN302のドレイン及びnMOSトランジスタMN304のソースに接続される。
pMOSトランジスタMP303のゲートは、pMOSトランジスタMP302のゲートに接続され、pMOSトランジスタMP303のドレインは、nMOSトランジスタMN305のドレイン並びにゲート及びnMOSトランジスタMN304のゲートに接続される。nMOSトランジスタMN305のソースはnMOSトランジスタMN304のドレイン及びnMOSトランジスタMN306のソースに接続される。
pMOSトランジスタMP304のゲートは、pMOSトランジスタMP303のゲートに接続され、pMOSトランジスタMP304のドレインは、nMOSトランジスタMN307のドレイン並びにゲート及びnMOSトランジスタMN306のゲートに接続される。nMOSトランジスタMN307のソースはnMOSトランジスタMN306のドレイン及びnMOSトランジスタMN308のソースに接続される。
pMOSトランジスタMP305のゲートは、pMOSトランジスタMP304のゲートに接続され、pMOSトランジスタMP305のドレインは、nMOSトランジスタMN309のドレイン並びにゲート及びnMOSトランジスタMN308のゲートに接続される。nMOSトランジスタMN309のソースはnMOSトランジスタMN308のドレイン及びnMOSトランジスタMN310のソースに接続される。
pMOSトランジスタMP306のゲートは、pMOSトランジスタMP305のゲートに接続され、pMOSトランジスタMP306のドレインは、端子T11とnMOSトランジスタMN310のドレイン及びゲートに接続される。
さらに、図5において、nMOSトランジスタMN301,MN302が差動対DP12を構成し、nMOSトランジスタMN303,MN304が差動対DP13を構成し、nMOSトランジスタMN305,MN306が差動対DP14を構成し、nMOSトランジスタMN307,MN308が差動対DP15を構成し、nMOSトランジスタMN309,MN310が差動対DP16を構成する。すなわち、図5の温度特性制御回路30Aは、縦続接続された5段の差動対DP12〜DP16を備えて構成される。また、それぞれの差動対DP12〜DP16は、正の温度特性を有する電圧を発生する。
ここで、複数i段の差動対を接続することによって構成される温度特性制御回路によって発生される電圧VGGiは、第i番目の差動対によって得られる電圧をVGG,iとすると、以下の式(5)で表される。
ここで、K2i−1は、第i番目の差動対における入力端子側のnMOSトランジスタのアスペクト比、K2iは、第i番目の差動対における出力端子側のnMOSトランジスタのアスペクト比である。
したがって、複数i段の差動対を接続することによって構成される温度特性制御回路にベースエミッタ間電圧VBEを入力したときに出力される出力電圧VREF1は、式(1)及び式(5)から、以下の式(6)で表される。
図5の温度特性制御回路30Aは、5段の差動対DP12〜DP16を備えて構成されるので、基準電圧源回路1Aによって発生される出力電圧VREF1は、以下の式(7)で表される。
ここで、K1〜K10はそれぞれ、nMOSトランジスタMN301〜MN310のアスペクト比である。式(7)の第2項がゼロになるように差動対DP12〜DP16におけるnMOSトランジスタのアスペクト比を調整することによって、以下の式(8)が得られる。
式(8)は、基準電圧源回路1Aがバンドギャップ電圧を発生することを表している。
以上説明したように、第2の実施形態によれば、第1の実施形態と同様の作用効果を有する。また、温度特性制御回路30Aが複数の差動対DP12〜DP16を備えて構成されるので、ベースエミッタ間電圧VBEの負の温度特性を相殺することが容易になる。
なお、第2の実施形態では、5段の差動対を備えて温度特性制御回路30Aを構成したが、本発明はこれに限らず、任意の段数の差動対を備えて温度特性制御回路30Aを構成してもよい。
第3の実施形態.
図6は、本発明の第3の実施形態に係る基準電圧源回路1Bを示すブロック図である。図6の基準電圧源回路1Bは、図4の基準電圧源回路1Aと比較して、温度特性制御回路30Aに代えて温度特性制御回路30Bを備えたこと、及び温度特性微調整回路40をさらに備えたことを特徴とする。
図7は、図6の温度特性制御回路30B及び温度特性微調整回路40を示すブロック図である。図7の温度特性制御回路30Bは、図5の温度特性制御回路30Aと比較して、pMOSトランジスタMP306のゲート、及び端子T11が温度特性微調整回路40に接続されていることを特徴とし、その他の構成及び動作は、温度特性制御回路30Aと同様である。すなわち、図7の温度特性制御回路30Bによって発生された電圧が、温度特性微調整回路40に入力される。
図7の温度特性微調整回路40は、6つの差動対回路41−1〜41−6を備えて構成される。6つの差動対回路41−1〜41−6は同様の構成を有する。以下、差動対回路41−1〜41−6を差動対回路41と総称し、差動対回路41の構成及び動作について説明する。
図8は、図7の差動対回路41を示す回路図である。差動対回路41は、pMOSトランジスタMP41,MP42と、nMOSトランジスタMN40〜MN42とを備えて構成され、図2の温度特性制御回路30と同様に構成されている。pMOSトランジスタMP41,MP42は、電流源回路10のpMOSトランジスタMP111〜MP114と、電圧発生回路20のpMOSトランジスタMP1と、温度特性制御回路30BのpMOSトランジスタMP301〜MP306とともにカレントミラー回路を構成し、pMOSトランジスタMP112に流れる電流に対応する電流が、pMOSトランジスタMP41,MP42に流れる。
また、図2の温度特性制御回路30を参照して説明したように、差動対回路41は、式(3)で示される電圧を発生するので、nMOSトランジスタMN41のアスペクト比K1とnMOSトランジスタMN42のアスペクト比K2との比率K1/K2を調整することによって、差動対回路41は様々な温度特性を有する電圧を発生することができる。したがって、差動対回路41は、端子T11から入力される電圧に所定の温度特性を有する電圧を加算して端子T41から出力する。
ここで、図7の温度特性微調整回路40における差動対回路41−1〜41−6がそれぞれ互いに異なる温度特性を有する電圧を発生するように構成することとする。これによって、温度特性微調整回路40は、温度特性制御回路30Bから入力される電圧に様々な温度特性を有する電圧を加算して、様々な温度特性を有する電圧を端子T41−1〜T41−6から出力する。
以上説明したように、第3の実施形態によれば、第2の実施形態と同様の作用効果を有する。また、基準電圧源回路1Bは温度特性微調整回路40を備えて構成されるので、様々な温度特性を有する複数の電圧を出力することができる。
なお、第3の実施形態では、6つの差動対回路41−1〜41−6を備えて温度特性微調整回路40を構成したが、本発明はこれに限らず、任意の数の差動対回路を備えて温度特性微調整回路40を構成してもよい。
第4の実施形態.
図9は、本発明の第4の実施形態に係る基準電圧源回路1Cを示すブロック図である。図9の基準電圧源回路1Cは、図6の基準電圧源回路1Bと比較して、温度特性微調整回路40に代えて、温度特性微調整回路40Aを備えて構成されることを特徴とする。
図10は、図9の温度特性微調整回路40Aを示すブロック図である。温度特性微調整回路40Aは、図7の温度特性微調整回路40と比較して、トランスミッションゲートTG1〜TG6及びコントローラ401をさらに備えて構成されることを特徴とする。トランスミッションゲートTG1〜TG6はそれぞれ、差動対回路41−1〜41−6の端子T41−1〜T41−6と、端子T42との間に接続される。
図10において、コントローラ401は、制御信号S1A,S1BをトランスミッションゲートTG1に出力して、トランスミッションゲートTG1をオンオフ制御する。また、コントローラ401は、制御信号S2A,S2BをトランスミッションゲートTG2に出力して、トランスミッションゲートTG2をオンオフ制御する。以下同様に、コントローラ401は、トランスミッションゲートTG3〜TG6をオンオフ制御する。
以上のように構成された温度特性微調整回路40Aは、トランスミッションゲートTG1〜TG6のうちのいずれか1つをオンとし、かつ他のトランスミッションゲートをオフとすることにより、様々な温度特性を有する電圧を端子T42から出力することができる。
図11は、図10の温度特性微調整回路40Aの変形例である温度特性微調整回路40Bを示すブロック図である。図11の温度特性微調整回路40Bは、図10の温度特性微調整回路40Aと比較して、トランスミッションゲートTG1〜TG6に代えてスイッチSW1〜SW6を備えたことを特徴とする。スイッチSW1〜SW6は、例えばリードリレーなどの機械的な可動接点を有するスイッチである。スイッチSW1〜SW6はそれぞれ、コントローラ401からの制御信号S1〜S6に応答してオンオフ制御される。
以上のように構成された温度特性微調整回路40Bは、スイッチSW1〜SW6のうちのいずれか1つをオンとし、かつ他のスイッチをオフとすることにより、様々な温度特性を有する電圧を端子T42から出力することができる。
以上説明したように、第4の実施形態によれば、第3の実施形態と同様の作用効果を有する。また、差動対回路41−1〜41−6から出力される電圧のうちの1つの電圧を選択して出力するように制御されるトランスミッションゲートTG1〜TG6又はスイッチSW1〜SW6を備えたので、様々な温度特性を有する電圧を切り換えて出力することができる。
第5の実施形態.
図12は、本発明の第5の実施形態に係る基準電圧源回路1Dを示すブロック図である。図12の基準電圧源回路1Dは、サブバンドギャップ電圧を発生する回路である。図12の基準電圧源回路1Dは、図1の基準電圧源回路1と比較して、電流源回路10に代えて電流源回路10Aを備えたことと、ソースフォロワ回路に基づいた分圧回路50をさらに備えたことと、温度特性制御回路30に代えて温度特性制御回路30Cを備えたこととを特徴とする。
図13は、図12の基準電圧源回路1Dを示す回路図である。図13の電流源回路10Aは、図2の電流源回路10と比較して、nMOSトランジスタMN111のゲートが温度特性制御回路30CのnMOSトランジスタMN32のゲートに接続されていることを特徴とする。これによって、nMOSトランジスタMN111とnMOSトランジスタMN32とは、カレントミラー回路を構成し、nMOSトランジスタMN111に流れる電流に対応する電流がnMOSトランジスタMN32に流れる。
図13の分圧回路50は、nMOSトランジスタMN51,MN52を備えて構成される。nMOSトランジスタMN51のドレインは電源VDDに接続され、nMOSトランジスタMN51のゲートは、端子T1を介してPNPバイポーラトランジスタQ1のエミッタに接続され、nMOSトランジスタMN51のソースは、nMOSトランジスタMN52のドレイン並びにゲートに接続され、かつ端子T2を介して温度特性制御回路30CのpMOSトランジスタMP31のゲートに接続されている。以上のように構成された分圧回路50は、電圧発生回路20から入力されるベースエミッタ間電圧VBEを、ベースエミッタ間電圧VBEの1/2である電圧VBE2に低下させて、温度特性制御回路30Cに出力する。
図13において、温度特性制御回路30Cは、pMOSトランジスタMP30〜MP32と、nMOSトランジスタMN31,MN32とを備えて構成される。pMOSトランジスタMP30のソースは、電源VDDに接続され、pMOSトランジスタMP30のゲートは、pMOSトランジスタMP1のゲートに接続される。また、pMOSトランジスタMP30のドレインは、pMOSトランジスタMP31のソース及びpMOSトランジスタMP32のソースに接続される。pMOSトランジスタMP31のドレインは、nMOSトランジスタMN31のドレイン並びにゲートに接続され、nMOSトランジスタMN31のソースは接地される。pMOSトランジスタMP32のゲートは端子T11及びpMOSトランジスタMP32のドレインに接続され、pMOSトランジスタMP32のドレインはnMOSトランジスタMN32のドレインに接続される。nMOSトランジスタMN32のソースは接地される。
また、図13において、pMOSトランジスタMP31とpMOSトランジスタMP32とは、差動対DP17を構成し、後述するように正の温度特性を有する電圧を発生する。さらに、図13において、pMOSトランジスタMP111〜MP114,MP1,MP30は、カレントミラー回路CM12を構成し、pMOSトランジスタMP112に流れる電流に対応する電流が、pMOSトランジスタMP111,MP113,MP114,MP1,MP30に流れる。
ベースエミッタ間電圧VBEの1/2である電圧VBE2は、nMOSトランジスタを駆動させることができる電圧よりも低いので、図2の温度特性制御回路30が備えるようなnMOSトランジスタを用いて構成された差動対を動作させることができない。したがって、図13の温度特性制御回路30Cは、pMOSトランジスタMP31,MP32で構成される差動対DP17を備える。
図13の温度特性制御回路30Cの差動対DP17によって発生される電圧VGGは、式(3)と同様に表すことができるので、差動対DP17のpMOSトランジスタMP31,MP32のアスペクト比を調整することによって、温度特性制御回路30Cは正の温度特性を有する電圧VGGを発生することができる。
したがって、温度特性制御回路30Cによって出力される出力電圧VREF2は、以下の式(9)で表される。
ここで、K1はpMOSトランジスタMP31のアスペクト比であり、K2はpMOSトランジスタMP32のアスペクト比である。また、電圧VBE2は、ベースエミッタ間電圧VBEの1/2の大きさを有するので、電圧VBE2の温度係数もまた、ベースエミッタ間電圧VBEの温度係数γの1/2の大きさである。式(9)によれば、差動対D17におけるpMOSトランジスタMP31,MP32のアスペクト比を適切な値に調整することによって、基準電圧源回路1Dはバンドギャップ電圧VBGRの1/2であるサブバンドギャップ電圧を出力することができる。
以上説明したように、第5の実施形態によれば、電流源回路10Aが微小電流を生成し、電圧発生回路20が、当該微小電流に基づいて半導体素子のバンドギャップ電圧に基づいた負の温度特性を有するベースエミッタ間電圧VBEを発生し、分圧回路50がベースエミッタ間電圧VBEよりも低い電圧VBE2を発生し、温度特性制御回路30Cが、差動対DP17によって発生された正の温度特性を有する電圧VGGを電圧VBE2に加算するので、基準電圧源回路1Dは、抵抗を用いずに構成され、ナノアンペアレベルの電流で動作可能であり、かつサブバンドギャップ電圧を発生することができる。
第6の実施形態.
上述したように、第5の実施形態に係る基準電圧源回路1Dでは、温度特性制御回路30Cにおいて1段の差動対DP17を用いて正の温度特性を有する電圧VGGを発生したが、式(3)に示すように、比率K1/K2は、対数項に含まれているので、得られる電圧VGGの温度係数が小さくなり、電圧VBE2の負の温度特性を相殺することが困難である。そこで、第6の実施形態に係る基準電圧源回路1Eでは、温度特性制御回路30Dにおいて、複数の差動対を接続することによって、上記問題を解決する。
図14は、本発明の第6の実施形態に係る基準電圧源回路1Eを示すブロック図である。図14の基準電圧源回路1Eは、図12の基準電圧源回路1Dと比較して、温度特性制御回路30Cに代えて、温度特性制御回路30Dを備えて構成されることを特徴とする。
図15は、図14の温度特性制御回路30Dを示す回路図である。温度特性制御回路30Dは、pMOSトランジスタMP321〜MP323,MP331〜MP336と、nMOSトランジスタMN331〜MN336とを備えて構成される。pMOSトランジスタMP321〜MP323のソースはそれぞれ電源VDDに接続される。
図15において、pMOSトランジスタMP321のゲートは、pMOSトランジスタMP1のゲートに接続される。また、pMOSトランジスタMP321のドレインは、pMOSトランジスタMP331のソース及びpMOSトランジスタMP332のソースに接続される。pMOSトランジスタMP331のゲートは、端子T2に接続される。pMOSトランジスタMP331のドレインは、nMOSトランジスタMN331のドレイン並びにゲートに接続され、nMOSトランジスタMN331のソースは接地される。pMOSトランジスタMP332のゲートはpMOSトランジスタMP333のゲート及びpMOSトランジスタMP332のドレインに接続され、pMOSトランジスタMP332のドレインはnMOSトランジスタMN332のドレインに接続される。nMOSトランジスタMN332のソースは接地される。nMOSトランジスタMN332のゲートは、電流源回路10AのnMOSトランジスタMN111のゲートに接続される。
pMOSトランジスタMP322のゲートは、pMOSトランジスタMP321のゲートに接続される。また、pMOSトランジスタMP322のドレインは、pMOSトランジスタMP333のソース及びpMOSトランジスタMP334のソースに接続される。pMOSトランジスタMP333のゲートは、pMOSトランジスタMP332のゲートに接続される。pMOSトランジスタMP333のドレインは、nMOSトランジスタMN333のドレイン並びにゲートに接続され、nMOSトランジスタMN333のソースは接地される。pMOSトランジスタMP334のゲートはpMOSトランジスタMP335のゲート及びpMOSトランジスタMP334のドレインに接続され、pMOSトランジスタMP334のドレインはnMOSトランジスタMN334のドレインに接続される。nMOSトランジスタMN334のソースは接地される。nMOSトランジスタMN334のゲートは、電流源回路10AのnMOSトランジスタMN111のゲートに接続される。
pMOSトランジスタMP323のゲートは、pMOSトランジスタMP322のゲートに接続される。また、pMOSトランジスタMP323のドレインは、pMOSトランジスタMP335のソース及びpMOSトランジスタMP336のソースに接続される。pMOSトランジスタMP335のゲートは、pMOSトランジスタMP334のゲートに接続される。pMOSトランジスタMP335のドレインは、nMOSトランジスタMN335のドレイン並びにゲートに接続され、nMOSトランジスタMN335のソースは接地される。pMOSトランジスタMP336のゲートは端子T11及びpMOSトランジスタMP336のドレインに接続され、pMOSトランジスタMP336のドレインはnMOSトランジスタMN336のドレインに接続される。nMOSトランジスタMN336のソースは接地される。nMOSトランジスタMN336のゲートは、電流源回路10AのnMOSトランジスタMN111のゲートに接続される。
さらに、図15において、pMOSトランジスタMP331,MP332が、差動対DP18を構成し、pMOSトランジスタMP333,MP334が、差動対DP19を構成し、pMOSトランジスタMP335,MP336が、差動対DP20を構成する。すなわち、図15の温度特性制御回路30Dは、縦続接続された3段の差動対DP18〜DP20を備えて構成される。また、それぞれの差動対DP18〜DP20は、正の温度特性を有する電圧を発生する。
したがって、基準電圧源回路1Eによって発生される出力電圧VREF2は、式(5)を用いると以下の式(10)で表される。
また、分圧回路50から温度特性制御回路30Dに入力される電圧VBE2は、ベースエミッタ間電圧VBEの1/2の大きさを有するので、電圧VBE2の温度係数もまた、ベースエミッタ間電圧VBEの温度係数γの1/2の大きさである。したがって、上述したバンドギャップ電圧を発生する基準電圧源回路1A,1B,1Cと比較して、温度特性制御回路30Dにおける差動対の数を少なくしても、電圧VBE2の負の温度特性を相殺することができる。したがって、基準電圧源回路1Eは、基準電圧源回路1A,1B,1Cと比較して、回路のサイズが小さくなる。
式(10)の第2項をゼロにするように差動対DP18〜DP20におけるpMOSトランジスタのアスペクト比を調整することによって、以下の式(11)が得られる。
式(11)は、基準電圧源回路1Eがバンドギャップ電圧の1/2の電圧を発生することを表している。
以上説明したように、第6の実施形態によれば、第5の実施形態と同様の作用効果を有する。また、温度特性制御回路30Dが複数の差動対DP18〜DP20を備えて構成されるので、電圧VBE2の負の温度特性を相殺することが容易になる。
なお、第6の実施形態では、3段の差動対を備えて温度特性制御回路30Dを構成したが、本発明はこれに限らず、任意の段数の差動対を備えて温度特性制御回路30Dを構成してもよい。
第7の実施形態.
図16は、本発明の第7の実施形態に係る基準電圧源回路1Fを示すブロック図である。図16の基準電圧源回路1Fは、図14の基準電圧源回路1Eと比較して、温度特性制御回路30Dに代えて温度特性制御回路30Eを備えたこと、及び温度特性微調整回路40をさらに備えたことを特徴とする。なお、温度特性微調整回路40は、図6乃至図8を参照して上述した温度特性微調整回路40と同様の回路である。
図17は、図16の温度特性制御回路30E及び温度特性微調整回路40を示すブロック図である。図17の温度特性制御回路30Eは、図15の温度特性制御回路30Dと比較して、pMOSトランジスタMP323のゲート、及び端子T11が温度特性微調整回路40に接続されていることを特徴とし、その他の構成及び動作は、温度特性制御回路30Aと同様である。すなわち、図17の温度特性制御回路30Eによって発生された電圧が、温度特性微調整回路40に入力される。
以上説明したように、第7の実施形態によれば、第6の実施形態と同様の作用効果を有する。また、基準電圧源回路1Fは温度特性微調整回路40を備えて構成されるので、様々な温度特性を有する複数の電圧を出力することができる。
第8の実施形態.
図18は、本発明の第8の実施形態に係る基準電圧源回路1Gを示すブロック図である。図18の基準電圧源回路1Gは、図16の基準電圧源回路1Fと比較して、温度特性微調整回路40に代えて、温度特性微調整回路40Aを備えて構成されることを特徴とする。なお、温度特性微調整回路40Aは、図10を参照して上述した温度特性微調整回路40Aと同様の回路である。したがって、基準電圧源回路1Gは、様々な温度特性を有する電圧を端子T42から出力することができる。
以上説明したように、第8の実施形態によれば、第7の実施形態と同様の作用効果を有する。また、差動対回路41−1〜41−6から出力される電圧のうちの1つの電圧を選択して出力するように制御されるトランスミッションゲートTG1〜TG6を備えたので、様々な温度特性を有する電圧を切り換えて出力することができる。
なお、第8の実施形態では、温度特性微調整回路40Aを備えて基準電圧源回路1Gを構成したが、本発明はこれに限らず、図11に示した温度特性微調整回路40Bを備えて基準電圧源回路を構成してもよい。
図19は、図13の分圧回路50の変形例である分圧回路50Aを示す回路図である。図19の分圧回路50Aは、nMOSトランジスタMN53〜MN55を備えて構成される。nMOSトランジスタMN53のドレインは電源VDDに接続され、nMOSトランジスタMN53のゲートは端子T1に接続される。nMOSトランジスタMN53のソースは、端子T12及びnMOSトランジスタMN54のドレイン並びにゲートに接続される。nMOSトランジスタMN54のソースは、端子T13及びnMOSトランジスタMN55のドレイン並びにゲートに接続される。nMOSトランジスタMN55のソースは接地される。
以上のように構成された分圧回路50Aは、端子T1からベースエミッタ間電圧VBEが入力されると、端子T12にベースエミッタ間電圧VBEの2/3の電圧VBE3を発生し、かつ端子T13にベースエミッタ間電圧VBEの1/3の電圧VBE4を発生する。
第5乃至第8の実施形態において、分圧回路50に代えて分圧回路50Aを備えて基準電圧源回路を構成し、分圧回路50Aの端子T12又は端子T13を、端子T2を介して温度特性制御回路に接続することにより、バンドギャップ電圧の2/3又は1/3の電圧を出力する基準電圧源回路を構成することができる。
第9の実施形態.
図20は、本発明の第9の実施形態に係る基準電圧源回路1Hを示すブロック図である。図20の基準電圧源回路1Hは、図1の基準電圧源回路1と比較して、電流源回路10に代えて電流源回路10Aを備えたことと、温度特性制御回路30に代えて温度特性制御回路30Fを備えたこととを特徴とする。
図21は、図20の基準電圧源回路1Hを示す回路図である。図21の電流源回路10Aは、図13を参照して説明した電流源回路10Aと同様の構成であり、nMOSトランジスタMN111のゲートが、温度特性制御回路30FのnMOSトランジスタMN347〜349のゲートにそれぞれ接続されている。
図21において、温度特性制御回路30Fは、pMOSトランジスタMP341〜MP346と、nMOSトランジスタMN341〜MN349とを備えて構成される。pMOSトランジスタMP341〜MP346のソースはそれぞれ電源VDDに接続される。
pMOSトランジスタMP341のゲートは、pMOSトランジスタMP341のドレイン及びnMOSトランジスタMN341のドレインに接続される。nMOSトランジスタMN341のゲートは端子T1に接続され、nMOSトランジスタMN341のソースは、nMOSトランジスタMN347のドレインに接続される。pMOSトランジスタMP342のゲートは、pMOSトランジスタMP1のゲートに接続され、pMOSトランジスタMP342のドレインは、nMOSトランジスタMN342のドレインに接続される。nMOSトランジスタMN342のゲートは、nMOSトランジスタMN342のドレイン及びnMOSトランジスタMN343のゲートに接続され、nMOSトランジスタMN342のソースは、nMOSトランジスタMN347のドレインに接続される。nMOSトランジスタMN347のゲートは、nMOSトランジスタMN111のゲートに接続され、nMOSトランジスタMN347のソースは接地される。
pMOSトランジスタMP343のゲートは、pMOSトランジスタMP343のドレイン及びnMOSトランジスタMN343のドレインに接続される。nMOSトランジスタMN343のゲートはnMOSトランジスタMN342のゲートに接続され、nMOSトランジスタMN343のソースは、nMOSトランジスタMN348のドレインに接続される。pMOSトランジスタMP344のゲートは、pMOSトランジスタMP1のゲートに接続され、pMOSトランジスタMP344のドレインは、nMOSトランジスタMN344のドレインに接続される。nMOSトランジスタMN344のゲートは、nMOSトランジスタMN344のドレイン及びnMOSトランジスタMN345のゲートに接続され、nMOSトランジスタMN344のソースは、nMOSトランジスタMN348のドレインに接続される。nMOSトランジスタMN348のゲートは、nMOSトランジスタMN111のゲートに接続され、nMOSトランジスタMN348のソースは接地される。
pMOSトランジスタMP345のゲートは、pMOSトランジスタMP345のドレイン及びnMOSトランジスタMN345のドレインに接続される。nMOSトランジスタMN345のゲートはnMOSトランジスタMN344のゲートに接続され、nMOSトランジスタMN345のソースは、nMOSトランジスタMN349のドレインに接続される。pMOSトランジスタMP346のゲートは、pMOSトランジスタMP1のゲートに接続され、pMOSトランジスタMP346のドレインは、nMOSトランジスタMN346のドレインに接続される。nMOSトランジスタMN346のゲートは、nMOSトランジスタMN346のドレイン及び端子T11に接続され、nMOSトランジスタMN346のソースは、nMOSトランジスタMN349のドレインに接続される。nMOSトランジスタMN349のゲートは、nMOSトランジスタMN111のゲートに接続され、nMOSトランジスタMN349のソースは接地される。
また、図21において、pMOSトランジスタMP111〜MP114,MP1,MP342,MP344,MP346は、カレントミラー回路CM13を構成し、pMOSトランジスタMP112に流れる電流に対応する電流が、pMOSトランジスタMP111,MP113,MP114,MP1,MP342,MP344,MP346に流れる。さらに、図21において、nMOSトランジスタMP341,MP342が、差動対DP21を構成し、nMOSトランジスタMP343,MP344が、差動対DP22を構成し、nMOSトランジスタMP345,MP346が、差動対DP23を構成する。すなわち、図21の温度特性制御回路30Fは、縦続接続された3段の差動対DP21〜DP23を備えて構成される。また、それぞれの差動対DP21〜DP23は、正の温度特性を有する電圧を発生する。
図21の差動対DP21〜DP23は、図2の温度特性制御回路30が備える差動対DP11と同様に、nMOSトランジスタを用いて構成されている。図2の温度特性制御回路30は、温度が高温(80℃以上)であるときに、動作特性が劣化することがあるが、図21の温度特性制御回路30Fを用いることによって、高温状態での動作特性を改善することができる。
図21の差動対DP21〜DP23によってそれぞれ発生される電圧VGGは、式(3)と同様に表すことができる。また、温度特性制御回路30Fによって出力される出力電圧VREF1は、式(6)から、以下の式(12)で表される。
ここで、K1〜K6はそれぞれ、nMOSトランジスタMN341〜MN346のアスペクト比である。式(12)の第2項がゼロになるように差動対DP21〜DP23におけるnMOSトランジスタのアスペクト比を調整することによって、図21の基準電圧源回路1Hは、バンドギャップ電圧VBGRを出力することができる。
以上説明したように、第9の実施形態によれば、第2の実施形態と同様の作用効果を有する。なお、第9の実施形態では、3段の差動対を備えて温度特性制御回路30Fを構成したが、本発明はこれに限らず、任意の段数の差動対を備えて温度特性制御回路30Fを構成してもよい。また、温度特性制御回路30Fの後段に、図6の温度特性微調整回路40、図9の温度特性微調整回路40A、又は図11の温度特性微調整回路40Bをさらに備えて基準電圧源回路1Hを構成してもよい。
第10の実施形態.
第9の実施形態で説明した図21のnMOSトランジスタを用いて構成された差動対DP21〜DP23は、正の温度特性を有する電圧を発生するが、当該電圧は温度に対して線形に変化せず、温度が上昇するにしたがって傾きが徐々に小さくなるように変化する、いわゆる上に凸である非線形特性を有する。一方、第5乃至第8の実施形態で説明した図13及び図15のpMOSトランジスタを用いて構成された差動対DP17〜DP20は、正の温度特性を有する電圧を発生するが、当該電圧は温度に対して線形に変化せず、温度が上昇するにしたがって傾きが徐々に大きくなるように変化する、いわゆる下に凸である非線形特性を有する。そこで、本実施形態では、nMOSトランジスタを用いて構成された差動対と、pMOSトランジスタを用いて構成された差動対とを組み合わせることによって、温度に対して線形に変化する正の温度特性を有する電圧を発生する。
図22は、本発明の第10の実施形態に係る基準電圧源回路1Iを示すブロック図である。図22の基準電圧源回路1Iは、図20の基準電圧源回路1と比較して、温度特性制御回路30Fに代えて温度特性制御回路30Gを備えたことを特徴とする。
図23は、図22の基準電圧源回路1Iを示す回路図である。温度特性制御回路30Gは、pMOSトランジスタMP351〜MP355と、nMOSトランジスタMN351〜MN355とを備えて構成される。pMOSトランジスタMP351〜MP353のソースはそれぞれ電源VDDに接続される。
図23において、pMOSトランジスタMP351のゲートは、pMOSトランジスタMP351のドレイン及びnMOSトランジスタMN351のドレインに接続される。nMOSトランジスタMN351のゲートは端子T1に接続され、nMOSトランジスタMN351のソースは、nMOSトランジスタMN353のドレインに接続される。pMOSトランジスタMP352のゲートは、pMOSトランジスタMP1のゲートに接続され、pMOSトランジスタMP352のドレインは、nMOSトランジスタMN352のドレインに接続される。nMOSトランジスタMN352のゲートは、nMOSトランジスタMN352のドレイン及びpMOSトランジスタMP354のゲートに接続され、nMOSトランジスタMN352のソースは、nMOSトランジスタMN353のドレインに接続される。nMOSトランジスタMN353のゲートは、nMOSトランジスタMN111のゲートに接続され、nMOSトランジスタMN353のソースは接地される。
pMOSトランジスタMP353のゲートは、pMOSトランジスタMP1のゲートに接続される。また、pMOSトランジスタMP353のドレインは、pMOSトランジスタMP354のソース及びpMOSトランジスタMP355のソースに接続される。pMOSトランジスタMP354のゲートは、nMOSトランジスタMN352のゲートに接続される。pMOSトランジスタMP354のドレインは、nMOSトランジスタMN354のドレイン並びにゲートに接続され、nMOSトランジスタMN354のソースは接地される。pMOSトランジスタMP355のゲートは端子T11及びpMOSトランジスタMP355のドレインに接続され、pMOSトランジスタMP355のドレインはnMOSトランジスタMN355のドレインに接続される。nMOSトランジスタMN355のソースは接地される。nMOSトランジスタMN355のゲートは、nMOSトランジスタMN111のゲートに接続される。
また、図23において、pMOSトランジスタMP111〜MP114,MP1,MP352,MP353は、カレントミラー回路CM14を構成し、pMOSトランジスタMP112に流れる電流に対応する電流が、pMOSトランジスタMP111,MP113,MP114,MP1,MP352,MP353に流れる。さらに、図23において、nMOSトランジスタMN351,MN352が、差動対DP24を構成し、pMOSトランジスタMP354,MP355が、差動対DP25を構成する。すなわち、図23の温度特性制御回路30Gは、縦続接続された2段の差動対DP24,DP25を備えて構成される。
図23の差動対DP24,DP25によってそれぞれ発生される電圧VGGは、式(3)と同様に表すことができる。また、図23において、差動対DP24は、上に凸の非線形特性を備えた正の温度特性を有する電圧を発生し、差動対DP25は、下に凸の非線形特性を備えた正の温度特性を有する電圧を発生する。温度特性制御回路30Gでは、差動対DP24と差動対DP25とが縦続接続されているので、差動対DP24のnMOSトランジスタMN351,MN352のアスペクト比、及び差動対DP25のpMOSトランジスタMP354,MP355のアスペクト比を調整することによって、差動対DP24によって発生される電圧の上に凸の非線形特性と差動対DP25によって発生される電圧の下に凸の非線形特性とが相殺されて、温度特性制御回路30Gは温度に対して線形に変化する正の温度特性を有する電圧を発生する。
図23の温度特性制御回路30Gによって出力される出力電圧VREF1は、式(6)と同様に表すことができる。したがって、差動対DP24のnMOSトランジスタMN351,MN352のアスペクト比、及び差動対DP25のpMOSトランジスタMP354,MP355のアスペクト比を調整することによって、図23の基準電圧源回路1Iは、バンドギャップ電圧VBGRを出力することができる。
以上説明したように、第10の実施形態によれば、第2の実施形態と同様の作用効果を有する。なお、第10の実施形態では、nMOSトランジスタを用いて構成された1段の差動対と、pMOSトランジスタを用いて構成された1段の差動対とを備えて温度特性制御回路30Gを構成したが、本発明はこれに限らず、nMOSトランジスタを用いて構成された任意の段数の差動対と、pMOSトランジスタを用いて構成された任意の段数の差動対とを備えて温度特性制御回路30Gを構成してもよい。また、温度特性制御回路30Gの後段に、図6の温度特性微調整回路40、図9の温度特性微調整回路40A、又は図11の温度特性微調整回路40Bをさらに備えて基準電圧源回路1Iを構成してもよい。
図24は、図2の電流源回路10の変形例である電流源回路10Bを示す回路図である。図24の電流源回路10Bは、図2の電流源回路10と比較して、pMOSトランジスタMP113,MP114及びnMOSトランジスタMN113〜MN115に代えて、pMOSトランジスタMP115〜MP117及びnMOSトランジスタMN117〜MN120を備えたことを特徴とし、その他の構成は図2の電流源回路10と同様である。
図24において、pMOSトランジスタMP115〜MP117のソースはそれぞれ、電源VDDに接続される。pMOSトランジスタMP115のゲートは、pMOSトランジスタMP112のゲートに接続され、pMOSトランジスタMP115のドレインは、nMOSトランジスタMN118のゲート、及びnMOSトランジスタMN117のドレイン並びにゲートに接続される。nMOSトランジスタMN117のソースは接地される。
pMOSトランジスタMP117のゲートは、pMOSトランジスタMP117のドレイン、及びnMOSトランジスタMN118のドレインに接続される。nMOSトランジスタMN118のソースは、nMOSトランジスタMN119のソース、及びnMOSトランジスタMN120のドレインに接続される。nMOSトランジスタMN120のゲートは、nMOSトランジスタMN111のゲートに接続され、nMOSトランジスタMN120のソースは接地される。
pMOSトランジスタMP116のゲートは、pMOSトランジスタMP115のゲートに接続され、pMOSトランジスタMP116のドレインは、nMOSトランジスタMN119のドレイン並びにゲート、及びnMOSトランジスタMN116のゲートに接続される。
以上のように構成された電流源回路10Bは、図2の電流源回路10と同様に、微小電流を発生する。また、図2の電流源回路10は、温度が高温(80℃以上)であるときに動作特性が劣化することがあるが、図24の電流源回路10Bでは、高温状態での動作特性が改善される。
第1乃至第4の実施形態において、電流源回路10に代えて図24の電流源回路10Bを用いて基準電圧源回路を構成する場合、pMOSトランジスタMP116のゲートを電圧発生回路20のpMOSトランジスタMP1のゲートに接続する。また、第5乃至第10の実施形態において、電流源回路10Aに代えて図24の電流源回路10Bを用いて基準電圧源回路を構成する場合は、pMOSトランジスタMP116のゲートを電圧発生回路20のpMOSトランジスタMP1のゲートに接続し、nMOSトランジスタMN111のゲートを温度特性制御回路30C〜30Gに接続する。
以上説明したように、電流源回路10,10Aに代えて電流源回路10Bを用いることにより、基準電圧源回路において高温状態での動作特性が改善される。なお、電流源回路10Bは電子移動度に依存した電流源回路であるが、電流源回路10Bに代えて、電流源回路10Bに対して相補構成を有するホール移動度に依存した電流源回路を備えて基準電圧源回路を構成してもよい。
本発明者らは、図6の基準電圧源回路1Bに基づいて、0.35μm標準CMOSプロセスを用いて複数のチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップの面積は、0.24mm2(0.2mm×1.2mm)である。以下、試作チップの測定結果について説明する。
図25は、温度に対する図6の基準電圧源回路1Bの出力電圧VREF1を示すグラフである。図25は、2つの試作チップA,Bについて、端子T11で測定される出力電圧VREF1を示したグラフである。試作チップA,Bともに、−20℃から100℃において、約1.26Vの電圧を出力することが確認できた。また、試作チップAの出力電圧VREF1は、−20℃から100℃において、6mVの幅で変化し、温度特性は42ppm/℃であった。このように、基準電圧源回路1Bの試作チップは、温度変化に対して安定な電圧を出力することができる。
図26は、電源電圧に対する図6の基準電圧源回路1Bの出力電圧VREF1を示すグラフである。図26に示すように、基準電圧源回路1Bの試作チップは、電源電圧が1.4V以上のときに正常に動作し、1.261Vの電圧を出力する。電源電圧が1.4Vから2.5Vまでの範囲においてラインレギュレーションは0.3%/Vであった。このように、基準電圧源回路1Bの試作チップは、電源電圧の変動に対して安定な電圧を出力することができる。
次いで、本発明者らは、図4の基準電圧源回路1Aに基づいて、0.35μm標準CMOSプロセスを用いてチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップにおいて、電流源回路10の面積は0.12mm2であり、電圧発生回路20と温度特性制御回路30Aとを合わせた面積は0.13mm2である。以下、試作チップの測定結果について説明する。
図27は、温度に対する図4の基準電圧源回路1Aの出力電圧VREF1の測定結果及びシミュレーション結果を示すグラフである。ここでは、温度を−20℃から80℃まで変化させた。試作チップの出力電圧VREF1の測定結果は、シミュレーション結果とほぼ同様であった。試作チップの出力電圧VREF1の平均値は1.18Vであり、温度係数は215ppm/℃であった。このように、基準電圧源回路1Aの試作チップは、温度変化に対して安定な電圧を出力することができる。
図28は、図4の基準電圧源回路1Aの出力電圧VREF1の分布を示すグラフである。ここでは、15個のサンプルチップに対して出力電圧VREF1を測定した。図28に示すように、15個のサンプルチップにおいて、出力電圧VREF1の平均値μは1.18Vであり、標準偏差σは19.1mVであり、変動係数μ/σは1.62%であった。
図29は、電源電圧に対する図4の基準電圧源回路1Aの出力電圧VREF1を示すグラフである。基準電圧源回路1Aの試作チップは電源電圧が1.3Vより高いときに正常に動作し、そのときのラインレギュレーションは0.45%/Vであった。このように、基準電圧源回路1Aの試作チップは、電源電圧の変動に対して安定な電圧を出力することができる。
本発明者らは、図14の基準電圧源回路1Eに基づいて、0.35μm標準CMOSプロセスを用いて複数のチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップの面積は、0.0957mm2(0.29mm×0.33mm)である。以下、試作チップの測定結果について説明する。
図30は、温度に対する図14の基準電圧源回路1Eの出力電圧VREF2を示すグラフであり、図31は、温度に対する図14の基準電圧源回路1Eの出力電圧VREF2を示すグラフであって、図30のグラフを拡大したグラフである。図30及び図31は、4つの試作チップC1〜C4の出力電圧VREF2を示したグラフである。図30及び図31に示すように、いずれの試作チップも、−20℃から100℃において、約0.55Vの電圧を出力することが確認できた。このように、基準電圧源回路1Eの試作チップは、温度変化に対して安定な電圧を出力することができる。
次いで本発明者らは、図14の基準電圧源回路1Eに基づいて、0.35μm標準CMOSプロセスを用いて実施例3とは別のチップを試作した。試作チップでは、電源電圧への依存性を減少させるために、カスコード構成を使用して基準電圧源回路を構成した。試作チップにおいて、電流源回路10Aの面積は0.12mm2であり、電圧発生回路20と分圧回路50と温度特性制御回路30Dとを合わせた面積は0.09mm2である。以下、試作チップの測定結果について説明する。
図32は、温度に対する図14の基準電圧源回路1Eの出力電圧VREF2の測定結果及びシミュレーション結果を示すグラフである。ここでは、温度を−20℃から80℃まで変化させた。試作チップの出力電圧VREF2の平均値は553mVであり、温度係数は394ppm/℃であった。平均値553mVは、式(11)から予測される電圧よりもわずかに低かった。これは、本発明者らが使用した分圧回路50が基板バイアス効果によって影響されたことに起因する。基板バイアス効果は、MOSトランジスタのしきい値電圧を増大させるので、分圧回路50の出力電圧VBE2が低下して、基準電圧源回路1Eの出力電圧VREF2も低下した。
さらに、図32に示すように、試作チップの出力電圧VREF2は、シミュレーション結果よりも高かった。この相違の1つの理由は、MOSトランジスタの基板バイアス効果のモデリング精度である可能性がある。概して、基板バイアス効果は十分にモデル化されていない場合が多い。また、MOSトランジスタのモデリングの不正確さもこの結果につながった。シミュレーション精度を向上させるためには、さらに詳細なSPICEモデリング又は基板バイアス効果を無視するトリプルウェルデバイスが必要である。
図33は、図14の基準電圧源回路1Eの出力電圧VREF2の分布を示すグラフである。ここでは、15個のサンプルチップに対して出力電圧VREF2を測定した。図33に示すように、15個のサンプルチップにおいて、出力電圧VREF2の平均値μは553mVであり、標準偏差σは9.0mVであり、変動係数μ/σは1.63%であった。
図34は、電源電圧に対する図14の基準電圧源回路1Eの出力電圧VREF2を示すグラフである。基準電圧源回路1Eの試作チップは、電源電圧が1.1Vより高いときに正常に動作し、そのときのラインレギュレーションは0.11%/Vであった。このように、基準電圧源回路1Eの試作チップは、電源電圧の変動に対して安定な電圧を出力することができる。
表1に、バンドギャップ電圧を発生する基準電圧源回路1A及びサブバンドギャップ電圧を発生する基準電圧源回路1Eの性能諸元を示す。また、比較のために従来技術に係る基準電圧源回路(非特許文献2乃至7参照。)の性能諸元も示す。基準電圧源回路1A及び基準電圧源回路1Eの消費電力はそれぞれ、108nW及び110nWであった。基準電圧源回路1A及び基準電圧源回路1Eは、消費電力に関して他のバンドギャップ電圧を発生する基準電圧源回路より優れており、かつ出力電圧の安定性に関して他のしきい値電圧ベースの基準電圧源回路よりも優れている。したがって、基準電圧源回路1A及び基準電圧源回路1Eは、低消費電力LSIの基本的な基準電圧源回路として有用である。
本発明者らは、低消費電力LSIのための抵抗を使用しないBGR回路及びサブBGR回路を提案した。BGR回路は、負の温度特性を有するPNPバイポーラトランジスタのベースエミッタ間電圧、及び差動対によって発生される正の温度特性を有する電圧を使用して、バンドギャップ電圧を発生する。一方、サブバンドギャップ電圧を発生するために、サブBGR回路では分圧回路を使用した。BGR回路及びサブBGR回路の消費電力は、それぞれ108nW及び110nWであった。提案した基準電圧源回路は、消費電力を考慮したLSIの基準電圧源回路として使用することができる。