JP3709059B2 - 基準電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、基準電圧発生回路に関し、より詳細には、温度、半導体装置の製造工程、外部供給電圧の各変動にほぼ無関係に一定電圧を発生する基準電圧発生回路に関する。
【０００２】
【従来の技術】
半導体装置の小形化および高集積化の趨勢により、半導体装置の外部から供給される電源電圧より低い所定のレベルの内部電源電圧を使用する装置が一般化されている。
したがって、最近になっては、このような内部電源電圧の発生のための基準になる定電圧(constant voltage)である基準電圧を供給する基準電圧発生回路に対する研究が活発に行われている。
前記の基準電圧の設計において、最も力点をおいて考察しなければならない事項としては、温度および外部電源電圧の変動、多様な工程上の変化(process variations)などに無関係に基準電圧が安定な電圧レベルを維持することができるようにすることである。
【０００３】
このような設計条件を満足させる従来の基準電圧発生技術に関して、韓国特許公告番号第９４−７２９８号に開示されている。
図５は前記の文献に記載された従来の基準電圧発生回路の構成を示す回路図である。この図５を参照して従来の基準電圧発生回路について説明すると、外部電源電圧Ｖccと接地電圧Ｖssの間に抵抗器(resistor)１０，１２、Ｎ形チャンネル金属酸化物半導体電界効果トランジスタ(N-type channel Metal Oxide Semico nductor Field Effect Transistor : 以下、「ＮＭＯＳトランジスタという」) １４のドレイン−ソースチャンネル(drain-souce channel) が直列に接続されている。
【０００４】
ＮＭＯＳトランジスタ１４のゲート(gate)端子は抵抗器１０，１２の接続ノード(junction node) １１に接続されている。
接続ノード１１と接地電圧Ｖssとの間にはＰ形チャンネル金属酸化物半導体電界効果トランジスタ（以下、「ＰＭＯＳトランジスタという」）１６のソース−ドレインチャンネルが接続される。
ＰＭＯＳトランジスタ１６のゲート端子はＮＭＯＳトランジスタ１４のドレイン端子である接続ノード１３に接続され、ＰＭＯＳトランジスタ１６のソース端子とバルクバイアス(bulk bias) 端子は接続ノード１１に接続される。
【０００５】
以上のように、ＣＭＯＳ技術を使用した従来の基準電圧発生回路で、外部電源電圧Ｖccが供給されると、抵抗器１０を通して電流Ｉ10が流れ、抵抗器１２を通して電流Ｉ12が流れ、さらに、ＣＭＯＳトランジスタ１６のドレイン−ソースチャンネルを通じて電流Ｉ16が流れる。
このとき、電流Ｉ12と電流Ｉ16との合計は電流Ｉ10と同一である。一般的に、優秀な特性をもつ基準電圧発生回路を得るためには、周知のように、ＰＭＯＳトランジスタ１６が相対的に非常に大きい幅をもつように設計されなければならない。
このため、ＰＭＯＳトランジスタ１６は、要すれば、サブスレショルド(sub-threshold region)で動作するようになる。
【０００６】
すなわち、ＰＭＯＳトランジスタ１６のゲート端子の電圧は接続ノード１１の電圧に比べてＰＭＯＳトランジスタ１６のスレショルド電圧より低い動作条件下にある。
このような従来のＣＭＯＳ基準電圧発生回路の動作に対して、より詳細に説明すると、次のようである。
まず、抵抗器１０を通じて流れる電流Ｉ10は次の式（１）と同じである。
【０００７】
【数１】
【０００８】
一方、ＮＭＯＳトランジスタ１４は飽和領域(saturation region) で動作する。したがって、抵抗器１２を通じて流れる電流Ｉ12は次の式（２）で表示することができる。
【０００９】
【数２】
【００１０】
前記の式（１）、式（２）において、Ｖref は接続ノード１１の電圧である基準電圧、Ｖは接続ノード１３の電圧であり、βｎはＮＭＯＳトランジスタ１４のチャンネルの幅、長さ、キャリア(carrer)の移動度(mobility)およびゲートチャンネルの間の絶縁膜の厚さによって決定される定数であり、ＶtnはＮＭＯＳトランジスタ１４のスレショルド電圧である。
前述したように、ＰＭＯＳトランジスタ１６はサブスレショルド領域で動作するので、ＰＭＯＳトランジスタ１６を通じて流れる電流Ｉ16は次の式（３Ａ）で示すような一般化されたサブスレショルド領域からの電流式（Phillip E ,Allenが著述した「CMOS Analog Circuit Design」のＰ１２４〜１２７参照）から表示することができる。
【００１１】
【数３】
【００１２】
この式（３Ａ）におけるＩdoは定数であり、ＷとＬはＰＭＯＳトランジスタ１６のチャンネル幅と長さをそれぞれ表し、Ｖs とＶg およびＶd はそれぞれＰＭＯＳトランジスタ１６のソース−バルク電圧、ゲートバルク電圧およびドレインバルク電圧を表している。
【００１３】
一方、従来の基準電圧発生回路で、ＰＭＯＳトランジスタ１６はＮＭＯＳトランジスタ１４と同じように飽和領域で動作し、それのソース−ドレイン電圧Ｖdsは約１．２Ｖ程度である。
したがって、Ｖds（〜１．２Ｖ）>>３ＶT （ＶT ＝k Ｔ／ｑ）であるから、前記の式（３Ａ）において、Ｖd に比例する次の式（３Ａ′）
【００１４】
【数４】
【００１５】
に示す指数項(exponential term)は無視され、ソース電圧Ｖs は接地電圧Ｖssと同一とするから、上記式（３Ａ）は次の式（３Ｂ）のように簡略化することができる。
【００１６】
【数５】
【００１７】
また、上記式（２）からＶx は次の式（４）のように表示される。
【００１８】
【数６】
【００１９】
以上の式（１）、式（２）をＩ10−Ｉ12＝Ｉ16に代入すると、次の式（５）が得られる。
【００２０】
【数７】
【００２１】
図５に図示された従来の基準電圧発生回路からは、外部電源電圧の変化に対して、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１６による電源電圧補償(power source voltage compensation) が確立される。
たとえば、外部電源電圧Ｖccのレベルが上昇するようになると、外部電源電圧Ｖccと抵抗器１０とによって接続ノード１１の基準電圧Ｖref が小幅上昇するようになる。
したがって、外部電源電圧Ｖccが上昇すると、前記式（５）において、電流Ｉ10に対応する項（Ｖcc−Ｖref ）／Ｒ10の値が非常に増加され、電流Ｉ12に対応する式（５）における項（βｎ／２）×（Ｖref −Ｖtn）2 の値は接続ノード１１の基準電圧Ｖref の小幅増加に少しだけ上昇するようになる。この結果、式（５）の左辺項は相当な幅に増加するようになる。
【００２２】
一方、サブスレショルド領域で動作するＰＭＯＳトランジスタ１６を通じて流れる上記式（３Ｂ）の電流Ｉ16に対応する次の式（５′）に示す項
【００２３】
【数８】
【００２４】
の値は基準電圧Ｖref の小幅増加によっても相当な幅に増加する。
これによって、上記の式（５）の右辺項の値が相当な幅に増加するようになり、左辺の項と同一になる。
したがって、従来のＣＭＯトランジスタを用いた基準電発生回路は外部電源電圧Ｖccのレベルが上昇したり、下降したりしても、基準電圧が安定化されることができる。
【００２５】
図６は外部電源電圧Ｖccの変化により前記の式（５）の左辺(left side) の電流（Ｉ10−Ｉ12）と右辺(right side)の電流Ｉ16を常用ソフトウェア(commercialware)を利用し、それぞれ図示した図である。
この図６において、Ｙ軸の目盛り(scale) は各辺の電流に対した任意の対数目盛り(log scake) であり、式（５）の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16が交差する点の電圧が基準電圧Ｖref である。
図６を参照すると、外部電源電圧Ｖccが２Ｖ，３Ｖ，４Ｖにそれぞれ変わっても、基準電圧Ｖref が殆ど変化のないことがわかる。
【００２６】
図５に示す従来の基準電圧発生回路では、周辺の温度変化による回路の温度補償(temperature compensation)ができるようになる。
この温度補償はＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１６とからなる。
たとえば、周辺の温度が上昇すると、ＮＭＯＳトランジスタ１４のチャンネルを通じて移動するキャリアなどの移動度が減少して、ＮＭＯＳトランジスタ１４のチャンネル抵抗(channel resistance)が増加する。
このように、ＮＭＯＳトランジスタ１４のチャンネル抵抗は正の温度係数(temperature coefficient) を有する。したがって、周辺の温度が上昇すると、上記式（５）において、電流Ｉ12に対する項(item)，すなわち、（βｎ／２）×（Ｖref −Ｖtn）2 の値が減少して左辺の値が増加する。
【００２７】
一方、サブスレショルド領域で動作するＰＭＯＳトランジスタ１６のスレショルド電圧Ｖtpの絶対値が負の温度係数を有するということ（すなわち、温度が上昇するとき、ＰＭＯＳトランジスタ１６のチャンネルを通じて流れる電流が増加すること）はこの技術分野ではよく知られている事実である。したがって、このため、式（５）で電流Ｉ16に対応する右辺の項の値が増加する。
【００２８】
以上のように、周辺の温度が上昇すると、正の温度係数をもつＮＭＯＳトランジスタ１４と負の温度係数をもつＰＭＯＳトランジスタ１６との相殺(counterbalance)作用によって基準電圧Ｖref が一定なレベルの電圧で維持される。
これとは反対に、温度が下降すると、ＮＭＯＳトランジスタ１４のチャンネル抵抗が減少して前記の式（５）の左辺の値が減少し、サブスレショルド領域で動作するＰＭＯＳトランジスタ１６によって前記式（５）の右辺の値もやはり減少するので、基準電圧Ｖref は安定的に維持される。
【００２９】
図７は温度の変化によって、前記式（５）の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16を常用ソフトウェアを利用してそれぞれ図示したものである。
この図７において、Ｙ軸の目盛りは各辺の電流に対した任意の対数目盛りであり、前記式（５）の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16が交差する点の電圧が基準電圧Ｖref である。
この図７を参照すると、周辺の温度が変わっても、基準電圧Ｖref は殆ど変化のないことがわかる。
【００３０】
図８は、従来のＣＭＯＳトランジスタによる基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref 特性曲線を示す特性図であり、周辺の温度および電圧の変化による基準電圧Ｖref の変化を示している。
この図８において、Ａ〜Ｃはそれぞれ０℃，２５℃，１００℃であるときの基準電圧の変化を示すグラフである。
この図８を参照すると、周辺の温度および電源電圧の変化に基準電圧Ｖref は殆ど変化のないことがわかる。
【００３１】
【発明が解決しようとする課題】
しかし、上述した従来のＣＭＯＳトランジスタによる基準電圧発生回路によると、半導体装置製造工程上の変化により、ＮＭＯＳトランジスタ１４のスレショルド電圧ＮtnとＰＭＯＳトランジスタ１６のスレショルド電圧Ｖtpとが微小変化をするとができる。
このようなＣＭＯＳ回路でスレショルド電圧の変化が発生されると、図９に図示されているように、基準電圧Ｖref のレベルが変わるようになり、半導体装置の故障と信頼性を低下させるという課題を惹起させる。
また、従来の半導体装置の製造技術によると、基準電圧発生回路の製造のためには、ＣＭＯＳ製造工程が遂行されなければならないので、第１導電形のトランジスタからなる回路の製造に比較して工程が複雑になり、工程変化問題(parametric processing problems)が発生する可能性がある。
【００３２】
この発明は、上記従来の課題を解決するためになされたもので、周辺温度の変化と外部電源電圧の変化にそれぞれ適応して安定化された基準電圧を発生することができる基準電圧発生回路を提供することを目的とする。
【００３３】
また、この発明の別の発明は、半導体装置製造工程上の変換に対して過敏に反応しない動作特性を有して、安定化された基準電圧を発生することができる基準電圧発生回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記目的を達成するために、この発明の基準電圧発生回路は、外部から供給される第１レベルの外部電源電圧を利用して第２レベルの基準電圧を発生する基準電圧発生回路において、前記外部電源電圧に接続される第１端子と、第１接続ノードと、前記基準電圧を出力するための第２端子と、接地電圧に接続される第３端子と、前記第１端子と前記第１接続ノードとの間に接続される第１抵抗手段と、前記第１接続ノードと前記第２端子との間に接続される第２抵抗手段と、第２接続ノードと、前記第２端子と前記第２接続ノードとの間に接続されるチャンネルと、前記第１接続ノードに接続されるゲートとを有する所定の導電形の第１電界効果トランジスタと、前記第２接続ノードと前記第３端子との間に接続される第３抵抗手段と、前記第１接続ノードと前記第３端子との間に接続されるチャンネルと、前記第２接続ノードに接続されるゲートとを有する前記所定の導電形の第２電界効果トランジスタと、を備えることを特徴とする。
【００３５】
また、この発明の別の発明は、第１レベルの第１電圧を第２レベルの第２電圧に変換し、前記第２電圧を基準電圧として出力する基準電圧発生回路において、前記第１電圧に接続される第１端子と、第１接続ノードと、前記第２電圧を出力するための第２端子と、接地電圧に接続される第３端子と、前記第１端子と前記第１接続ノードとの間に接続される第１抵抗手段と、前記第１接続ノードと前記第２端子との間に接続される第２抵抗手段と、前記第２端子と前記第２接続ノードとの間に接続され、前記第１接続ノードの電圧レベルによって前記第２電圧のレベルを制御する第１電圧レベル制御手段と、前記第２接続ノードと前記第３端子との間に接続される第３抵抗手段と、前記第１接続ノードと前記第３端子との間に接続され、前記第２接続ノードの電圧レベルによって前記第１接続ノードの前記電圧レベルを制御する第２電圧レベル制御手段と、を備えることを特徴とする。
【００３６】
【発明の実施の形態】
以下、添付図面を参照してこの発明の基準電圧発生回路の望ましい実施の形態について説明する。
図１はこの発明の第１の実施の形態の構成を示す回路図である。この図１に示す第１の実施の形態における電圧制御手段として、同一のチャンネル導電形、すなわち、Ｎチャンネル形の電界効果トランジスタ２４、２８を具備する。
これによって、半導体装置製造工程上の変化に過敏に感応することなく、安定化された動作特性を有する基準電圧発生回路が得られる。
【００３７】
この第１の実施の形態の基準電圧発生回路では、電界効果トランジスタ２４のソースと接地電圧Ｖssとの間に接続されている抵抗器２６は電界効果トランジスタ２８をサブスレショルド領域で動作させる。したがって、電界効果トランジスタ２８は負の温度係数を有する。
これによって、正の温度係数を有する電界効果トランジスタ２４と負の温度係数を有する電界効果トランジスタ２８とによって回路の温度補償を行うことができる。
【００３８】
次に、この図１の第１の実施の形態の構成について説明する。図示しない第１端子に接続される外部電源Ｖccと、図示しない第３端子に接続される接地電圧Ｖssとの間には、抵抗器２０，２２，ＮＭＯＳトランジスタ２４の電流通路であるドレイン−ソースチャンネル、および抵抗器２６が直列に接続されている。
ＮＭＯＳトランジスタ２４のゲート端子は抵抗器２０と抵抗器２２との接続ノード２１に接続される。
また、図示しない第２端子から取り出される基準電圧Ｖref は抵抗器２２とＮＭＯＳトランジスタ２４のドレイン端子の接続ノード２３から得られる。
【００３９】
また、接続ノード２１と接地電圧Ｖssとの間には、ＮＭＯＳトランジスタ２８の電流通路であるドレイン−ソースチャンネルが接続される。
ＮＭＯＳトランジスタ２８のゲート端子はＮＭＯＳトランジスタ２４のソース端子と抵抗器２６との接続ノード２５に接続される。
【００４０】
次に、以上のような構成を有するこの発明の第１の実施の形態の動作を説明する。
まず、外部電源電圧Ｖccのレベルが上昇すると、接続ノード２１の電圧、すなわち、ＮＭＯＳトランジスタ２４のゲート電圧が上昇して抵抗器２２を通じて流れる電流Ｉ22が増加する。
これによって、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流も増加するので、基準電圧Ｖref と接続ノード２５の電圧、すなわち、ＮＭＯＳトランジスタ２４のソース電圧が上昇する。
【００４１】
しかし、接続ノード２５の電圧が上昇することにより、ＮＭＯＳトランジスタ２８のゲート電圧もやはり上昇するので、ＮＭＯＳトランジスタ２８のドレイン−ソースチャンネルを通じて流れる電流Ｉ28が増加する。
これによって、接続ノード２１の電圧が低下して抵抗器２２を通じて流れる電流Ｉ22が減少する。
この結果、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流が減少して基準電圧Ｖref は一定なレベルで維持される。
【００４２】
次に、外部電源電圧Ｖccのレベルが降下すると、接続ノード２１の電圧、すなわち、ＮＭＯＳトランジスタ２４のゲート電圧が低下して抵抗器２２を通じて流れる電流Ｉ22が減少する。
したがって、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流も減少するので、基準電圧Ｖref と接続ノード２５の電圧が低下する。
しかし、接続ノード２５の電圧が低下することによって、ＮＭＯＳトランジスタ２８のゲート電圧もやはり低下するので、ＮＭＯＳトランジスタ２８のドレイン−ソースチャンネルを通じて流れる電流Ｉ28が減少する。
これによって、接続ノード２１の電圧が上昇し、その結果、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流が増加して、基準電圧Ｖref は一定なレベルに維持される。
【００４３】
以上のように、ＮＭＯＳトランジスタ２４は接続ノード２１の電圧レベルによって、基準電圧Ｖref のレベルを制御する電圧レベル制御手段として作用する。
他の一つのＮＭＯＳトランジスタ２８は接続ノード２５の電圧レベルによって、接続ノード２１の電圧レベルを制御する電圧レベル制御手段として作用する。
このように、同一なチャンネル導電形のＮＭＯＳトランジスタのみを使用して周辺の温度変化や、外部電源電圧の変化に適応して安定化された基準電圧Ｖref のレベルを一定に維持することができる。
【００４４】
一方、この第１の実施の形態の基準電圧発生回路は、ＮＭＯＳトランジスタ２８のゲート端子と接地電圧Ｖssとの間に接続された抵抗器２６は、ＮＭＯＳトランジスタ２８が負の温度係数を有するサブスレショルド領域で操作させる。
このため、正の温度係数をもつＮＭＯＳトランジスタ２４の特性とＮＭＯＳトランジスタ２８の特性が互いに相殺されるので、温度補償ができる。
したがって、半導体装置（すなわち、この実施の形態の基準電圧発生回路）の製造工程の変化に対しては、過敏に反応せず、安定化された基準電圧を発生することができる。
【００４５】
図２はこの第１の実施の形態の基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref 特性曲線を示す特性図である。
この図２では、周辺の温度と外部電源電圧Ｖref の変化による基準電圧Ｖref の変化の様子を示している。
図２において、Ａ〜Ｃはそれぞれ０℃，２５℃，１００℃であるときの基準電圧Ｖref の変化を示すグラフである。
この図２を参照すると、周辺の温度および外部電源電圧Ｖccの変化に無関係にこの第１の実施の形態の基準電圧発生回路からは、非常に安定化された基準電圧Ｖref が出力されることがわかる。
【００４６】
図３はこの第１の実施の形態の基準電圧発生回路と従来のＣＭＯＳトランジスタによる基準電圧発生回路に対してＰＭＯＳトランジスタのスレショルド電圧Ｖtp，ＮＭＯＳトランジスタのスレショルド電圧Ｖtnおよび外部電源電圧Ｖccを可変してシミュレーション(simulation)した結果を示している。
【００４７】
また、図４はこの第１の実施の形態の基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref の変化特性を示している。
この図４を参照すると、この実施の形態では、従来の基準電圧発生回路とは異なり、ＰＭＯＳトランジスタを使用しないことにより、半導体装置の製造工程上の変化が発生するにもかかわらず、従来の基準電圧発生回路と比較して安定化された基準電圧Ｖref が出力されることが示されている。
【００４８】
【発明の効果】
以上のように、この発明の基準電圧発生回路によれば、外部電源電圧の変動に応じて所定の導電形を有する第１電界効果トランジスタが基準電圧のレベルを制御し、第１電界効果トランジスタのソース側の電圧レベルに応じて第１電界効果トランジスタと同一導電形の第２電界効果トランジスタにより第１電界効果トランジスタのゲート電圧レベルを制御することにより、基準電圧を一定レベルに維持するようにしたので、周辺の温度変化や外部電源電圧の変化に適応して安定化された基準電圧を発生することができる。
【００４９】
また、この発明の別の発明によれば、第１レベルの第１電圧を第１、第２抵抗手段により第２レベルの基準電圧に変換するとともに、第１抵抗手段と第２抵抗手段との接続点の第１接続ノードの電圧レベルに応じて第１レベル制御手段により基準電圧を制御し、第１電圧レベル制御手段と第３抵抗手段との間の第２接続ノードの電圧レベルに応じて第２電圧レベル制御手段により第１接続ノードの電圧レベルを制御して基準電圧を一定レベルに維持するようにしたので、上記効果に加えて半導体装置の製造工程の変化に過敏に応答しない動作特性を有し、安定化された基準電圧を発生することができる。
【図面の簡単な説明】
【図１】この発明の基準電圧発生回路の第１の実施の形態の構成を示す回路図。
【図２】図１の基準電圧発生回路の外部電源電圧対基準電圧の特性曲線を示す特性図。
【図３】図１の基準電圧発生回路と従来のＣＭＯＳトランジスタによる基準電圧発生回路に対してＰＭＯＳトランジスタのスレショルド電圧、ＮＭＯＳトランジスタのスレショルド電圧と外部電源電圧を可変してシミュレーションした結果を示す説明図。
【図４】図１の基準電圧発生回路の外部電源電圧対基準電圧の変化特性を示す特性図。
【図５】従来のＣＭＯＳトランジスタによる基準電圧発生回路の回路図。
【図６】図５の基準電圧発生回路の外部電源電圧の変化による基準電圧の変化を示す特性図。
【図７】図５の基準電圧発生回路の温度の変化による基準電圧の変化を示す特性図。
【図８】図５の基準電圧発生回路の外部電源電圧対基準電圧特性の曲線を示す特性図。
【図９】図５の基準電圧発生回路の製造工程上の変化によりＣＭＯＳトランジスタのスレショルド電圧が変わったときの基準電圧の変化を示す特性図。
【符号の説明】
２０，２２，２６ 抵抗器
２１，２３，２５ 接続ノード
２４，２８ ＮＭＯＳトランジスタ
Ｖcc 外部電源電圧
Ｖref 基準電圧
【発明の属する技術分野】
この発明は、基準電圧発生回路に関し、より詳細には、温度、半導体装置の製造工程、外部供給電圧の各変動にほぼ無関係に一定電圧を発生する基準電圧発生回路に関する。
【０００２】
【従来の技術】
半導体装置の小形化および高集積化の趨勢により、半導体装置の外部から供給される電源電圧より低い所定のレベルの内部電源電圧を使用する装置が一般化されている。
したがって、最近になっては、このような内部電源電圧の発生のための基準になる定電圧(constant voltage)である基準電圧を供給する基準電圧発生回路に対する研究が活発に行われている。
前記の基準電圧の設計において、最も力点をおいて考察しなければならない事項としては、温度および外部電源電圧の変動、多様な工程上の変化(process variations)などに無関係に基準電圧が安定な電圧レベルを維持することができるようにすることである。
【０００３】
このような設計条件を満足させる従来の基準電圧発生技術に関して、韓国特許公告番号第９４−７２９８号に開示されている。
図５は前記の文献に記載された従来の基準電圧発生回路の構成を示す回路図である。この図５を参照して従来の基準電圧発生回路について説明すると、外部電源電圧Ｖccと接地電圧Ｖssの間に抵抗器(resistor)１０，１２、Ｎ形チャンネル金属酸化物半導体電界効果トランジスタ(N-type channel Metal Oxide Semico nductor Field Effect Transistor : 以下、「ＮＭＯＳトランジスタという」) １４のドレイン−ソースチャンネル(drain-souce channel) が直列に接続されている。
【０００４】
ＮＭＯＳトランジスタ１４のゲート(gate)端子は抵抗器１０，１２の接続ノード(junction node) １１に接続されている。
接続ノード１１と接地電圧Ｖssとの間にはＰ形チャンネル金属酸化物半導体電界効果トランジスタ（以下、「ＰＭＯＳトランジスタという」）１６のソース−ドレインチャンネルが接続される。
ＰＭＯＳトランジスタ１６のゲート端子はＮＭＯＳトランジスタ１４のドレイン端子である接続ノード１３に接続され、ＰＭＯＳトランジスタ１６のソース端子とバルクバイアス(bulk bias) 端子は接続ノード１１に接続される。
【０００５】
以上のように、ＣＭＯＳ技術を使用した従来の基準電圧発生回路で、外部電源電圧Ｖccが供給されると、抵抗器１０を通して電流Ｉ10が流れ、抵抗器１２を通して電流Ｉ12が流れ、さらに、ＣＭＯＳトランジスタ１６のドレイン−ソースチャンネルを通じて電流Ｉ16が流れる。
このとき、電流Ｉ12と電流Ｉ16との合計は電流Ｉ10と同一である。一般的に、優秀な特性をもつ基準電圧発生回路を得るためには、周知のように、ＰＭＯＳトランジスタ１６が相対的に非常に大きい幅をもつように設計されなければならない。
このため、ＰＭＯＳトランジスタ１６は、要すれば、サブスレショルド(sub-threshold region)で動作するようになる。
【０００６】
すなわち、ＰＭＯＳトランジスタ１６のゲート端子の電圧は接続ノード１１の電圧に比べてＰＭＯＳトランジスタ１６のスレショルド電圧より低い動作条件下にある。
このような従来のＣＭＯＳ基準電圧発生回路の動作に対して、より詳細に説明すると、次のようである。
まず、抵抗器１０を通じて流れる電流Ｉ10は次の式（１）と同じである。
【０００７】
【数１】
一方、ＮＭＯＳトランジスタ１４は飽和領域(saturation region) で動作する。したがって、抵抗器１２を通じて流れる電流Ｉ12は次の式（２）で表示することができる。
【０００９】
【数２】
前記の式（１）、式（２）において、Ｖref は接続ノード１１の電圧である基準電圧、Ｖは接続ノード１３の電圧であり、βｎはＮＭＯＳトランジスタ１４のチャンネルの幅、長さ、キャリア(carrer)の移動度(mobility)およびゲートチャンネルの間の絶縁膜の厚さによって決定される定数であり、ＶtnはＮＭＯＳトランジスタ１４のスレショルド電圧である。
前述したように、ＰＭＯＳトランジスタ１６はサブスレショルド領域で動作するので、ＰＭＯＳトランジスタ１６を通じて流れる電流Ｉ16は次の式（３Ａ）で示すような一般化されたサブスレショルド領域からの電流式（Phillip E ,Allenが著述した「CMOS Analog Circuit Design」のＰ１２４〜１２７参照）から表示することができる。
【００１１】
【数３】
この式（３Ａ）におけるＩdoは定数であり、ＷとＬはＰＭＯＳトランジスタ１６のチャンネル幅と長さをそれぞれ表し、Ｖs とＶg およびＶd はそれぞれＰＭＯＳトランジスタ１６のソース−バルク電圧、ゲートバルク電圧およびドレインバルク電圧を表している。
【００１３】
一方、従来の基準電圧発生回路で、ＰＭＯＳトランジスタ１６はＮＭＯＳトランジスタ１４と同じように飽和領域で動作し、それのソース−ドレイン電圧Ｖdsは約１．２Ｖ程度である。
したがって、Ｖds（〜１．２Ｖ）>>３ＶT （ＶT ＝k Ｔ／ｑ）であるから、前記の式（３Ａ）において、Ｖd に比例する次の式（３Ａ′）
【００１４】
【数４】
に示す指数項(exponential term)は無視され、ソース電圧Ｖs は接地電圧Ｖssと同一とするから、上記式（３Ａ）は次の式（３Ｂ）のように簡略化することができる。
【００１６】
【数５】
また、上記式（２）からＶx は次の式（４）のように表示される。
【００１８】
【数６】
以上の式（１）、式（２）をＩ10−Ｉ12＝Ｉ16に代入すると、次の式（５）が得られる。
【００２０】
【数７】
図５に図示された従来の基準電圧発生回路からは、外部電源電圧の変化に対して、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１６による電源電圧補償(power source voltage compensation) が確立される。
たとえば、外部電源電圧Ｖccのレベルが上昇するようになると、外部電源電圧Ｖccと抵抗器１０とによって接続ノード１１の基準電圧Ｖref が小幅上昇するようになる。
したがって、外部電源電圧Ｖccが上昇すると、前記式（５）において、電流Ｉ10に対応する項（Ｖcc−Ｖref ）／Ｒ10の値が非常に増加され、電流Ｉ12に対応する式（５）における項（βｎ／２）×（Ｖref −Ｖtn）2 の値は接続ノード１１の基準電圧Ｖref の小幅増加に少しだけ上昇するようになる。この結果、式（５）の左辺項は相当な幅に増加するようになる。
【００２２】
一方、サブスレショルド領域で動作するＰＭＯＳトランジスタ１６を通じて流れる上記式（３Ｂ）の電流Ｉ16に対応する次の式（５′）に示す項
【００２３】
【数８】
の値は基準電圧Ｖref の小幅増加によっても相当な幅に増加する。
これによって、上記の式（５）の右辺項の値が相当な幅に増加するようになり、左辺の項と同一になる。
したがって、従来のＣＭＯトランジスタを用いた基準電発生回路は外部電源電圧Ｖccのレベルが上昇したり、下降したりしても、基準電圧が安定化されることができる。
【００２５】
図６は外部電源電圧Ｖccの変化により前記の式（５）の左辺(left side) の電流（Ｉ10−Ｉ12）と右辺(right side)の電流Ｉ16を常用ソフトウェア(commercialware)を利用し、それぞれ図示した図である。
この図６において、Ｙ軸の目盛り(scale) は各辺の電流に対した任意の対数目盛り(log scake) であり、式（５）の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16が交差する点の電圧が基準電圧Ｖref である。
図６を参照すると、外部電源電圧Ｖccが２Ｖ，３Ｖ，４Ｖにそれぞれ変わっても、基準電圧Ｖref が殆ど変化のないことがわかる。
【００２６】
図５に示す従来の基準電圧発生回路では、周辺の温度変化による回路の温度補償(temperature compensation)ができるようになる。
この温度補償はＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１６とからなる。
たとえば、周辺の温度が上昇すると、ＮＭＯＳトランジスタ１４のチャンネルを通じて移動するキャリアなどの移動度が減少して、ＮＭＯＳトランジスタ１４のチャンネル抵抗(channel resistance)が増加する。
このように、ＮＭＯＳトランジスタ１４のチャンネル抵抗は正の温度係数(temperature coefficient) を有する。したがって、周辺の温度が上昇すると、上記式（５）において、電流Ｉ12に対する項(item)，すなわち、（βｎ／２）×（Ｖref −Ｖtn）2 の値が減少して左辺の値が増加する。
【００２７】
一方、サブスレショルド領域で動作するＰＭＯＳトランジスタ１６のスレショルド電圧Ｖtpの絶対値が負の温度係数を有するということ（すなわち、温度が上昇するとき、ＰＭＯＳトランジスタ１６のチャンネルを通じて流れる電流が増加すること）はこの技術分野ではよく知られている事実である。したがって、このため、式（５）で電流Ｉ16に対応する右辺の項の値が増加する。
【００２８】
以上のように、周辺の温度が上昇すると、正の温度係数をもつＮＭＯＳトランジスタ１４と負の温度係数をもつＰＭＯＳトランジスタ１６との相殺(counterbalance)作用によって基準電圧Ｖref が一定なレベルの電圧で維持される。
これとは反対に、温度が下降すると、ＮＭＯＳトランジスタ１４のチャンネル抵抗が減少して前記の式（５）の左辺の値が減少し、サブスレショルド領域で動作するＰＭＯＳトランジスタ１６によって前記式（５）の右辺の値もやはり減少するので、基準電圧Ｖref は安定的に維持される。
【００２９】
図７は温度の変化によって、前記式（５）の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16を常用ソフトウェアを利用してそれぞれ図示したものである。
この図７において、Ｙ軸の目盛りは各辺の電流に対した任意の対数目盛りであり、前記式（５）の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16が交差する点の電圧が基準電圧Ｖref である。
この図７を参照すると、周辺の温度が変わっても、基準電圧Ｖref は殆ど変化のないことがわかる。
【００３０】
図８は、従来のＣＭＯＳトランジスタによる基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref 特性曲線を示す特性図であり、周辺の温度および電圧の変化による基準電圧Ｖref の変化を示している。
この図８において、Ａ〜Ｃはそれぞれ０℃，２５℃，１００℃であるときの基準電圧の変化を示すグラフである。
この図８を参照すると、周辺の温度および電源電圧の変化に基準電圧Ｖref は殆ど変化のないことがわかる。
【００３１】
【発明が解決しようとする課題】
しかし、上述した従来のＣＭＯＳトランジスタによる基準電圧発生回路によると、半導体装置製造工程上の変化により、ＮＭＯＳトランジスタ１４のスレショルド電圧ＮtnとＰＭＯＳトランジスタ１６のスレショルド電圧Ｖtpとが微小変化をするとができる。
このようなＣＭＯＳ回路でスレショルド電圧の変化が発生されると、図９に図示されているように、基準電圧Ｖref のレベルが変わるようになり、半導体装置の故障と信頼性を低下させるという課題を惹起させる。
また、従来の半導体装置の製造技術によると、基準電圧発生回路の製造のためには、ＣＭＯＳ製造工程が遂行されなければならないので、第１導電形のトランジスタからなる回路の製造に比較して工程が複雑になり、工程変化問題(parametric processing problems)が発生する可能性がある。
【００３２】
この発明は、上記従来の課題を解決するためになされたもので、周辺温度の変化と外部電源電圧の変化にそれぞれ適応して安定化された基準電圧を発生することができる基準電圧発生回路を提供することを目的とする。
【００３３】
また、この発明の別の発明は、半導体装置製造工程上の変換に対して過敏に反応しない動作特性を有して、安定化された基準電圧を発生することができる基準電圧発生回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記目的を達成するために、この発明の基準電圧発生回路は、外部から供給される第１レベルの外部電源電圧を利用して第２レベルの基準電圧を発生する基準電圧発生回路において、前記外部電源電圧に接続される第１端子と、第１接続ノードと、前記基準電圧を出力するための第２端子と、接地電圧に接続される第３端子と、前記第１端子と前記第１接続ノードとの間に接続される第１抵抗手段と、前記第１接続ノードと前記第２端子との間に接続される第２抵抗手段と、第２接続ノードと、前記第２端子と前記第２接続ノードとの間に接続されるチャンネルと、前記第１接続ノードに接続されるゲートとを有する所定の導電形の第１電界効果トランジスタと、前記第２接続ノードと前記第３端子との間に接続される第３抵抗手段と、前記第１接続ノードと前記第３端子との間に接続されるチャンネルと、前記第２接続ノードに接続されるゲートとを有する前記所定の導電形の第２電界効果トランジスタと、を備えることを特徴とする。
【００３５】
また、この発明の別の発明は、第１レベルの第１電圧を第２レベルの第２電圧に変換し、前記第２電圧を基準電圧として出力する基準電圧発生回路において、前記第１電圧に接続される第１端子と、第１接続ノードと、前記第２電圧を出力するための第２端子と、接地電圧に接続される第３端子と、前記第１端子と前記第１接続ノードとの間に接続される第１抵抗手段と、前記第１接続ノードと前記第２端子との間に接続される第２抵抗手段と、前記第２端子と前記第２接続ノードとの間に接続され、前記第１接続ノードの電圧レベルによって前記第２電圧のレベルを制御する第１電圧レベル制御手段と、前記第２接続ノードと前記第３端子との間に接続される第３抵抗手段と、前記第１接続ノードと前記第３端子との間に接続され、前記第２接続ノードの電圧レベルによって前記第１接続ノードの前記電圧レベルを制御する第２電圧レベル制御手段と、を備えることを特徴とする。
【００３６】
【発明の実施の形態】
以下、添付図面を参照してこの発明の基準電圧発生回路の望ましい実施の形態について説明する。
図１はこの発明の第１の実施の形態の構成を示す回路図である。この図１に示す第１の実施の形態における電圧制御手段として、同一のチャンネル導電形、すなわち、Ｎチャンネル形の電界効果トランジスタ２４、２８を具備する。
これによって、半導体装置製造工程上の変化に過敏に感応することなく、安定化された動作特性を有する基準電圧発生回路が得られる。
【００３７】
この第１の実施の形態の基準電圧発生回路では、電界効果トランジスタ２４のソースと接地電圧Ｖssとの間に接続されている抵抗器２６は電界効果トランジスタ２８をサブスレショルド領域で動作させる。したがって、電界効果トランジスタ２８は負の温度係数を有する。
これによって、正の温度係数を有する電界効果トランジスタ２４と負の温度係数を有する電界効果トランジスタ２８とによって回路の温度補償を行うことができる。
【００３８】
次に、この図１の第１の実施の形態の構成について説明する。図示しない第１端子に接続される外部電源Ｖccと、図示しない第３端子に接続される接地電圧Ｖssとの間には、抵抗器２０，２２，ＮＭＯＳトランジスタ２４の電流通路であるドレイン−ソースチャンネル、および抵抗器２６が直列に接続されている。
ＮＭＯＳトランジスタ２４のゲート端子は抵抗器２０と抵抗器２２との接続ノード２１に接続される。
また、図示しない第２端子から取り出される基準電圧Ｖref は抵抗器２２とＮＭＯＳトランジスタ２４のドレイン端子の接続ノード２３から得られる。
【００３９】
また、接続ノード２１と接地電圧Ｖssとの間には、ＮＭＯＳトランジスタ２８の電流通路であるドレイン−ソースチャンネルが接続される。
ＮＭＯＳトランジスタ２８のゲート端子はＮＭＯＳトランジスタ２４のソース端子と抵抗器２６との接続ノード２５に接続される。
【００４０】
次に、以上のような構成を有するこの発明の第１の実施の形態の動作を説明する。
まず、外部電源電圧Ｖccのレベルが上昇すると、接続ノード２１の電圧、すなわち、ＮＭＯＳトランジスタ２４のゲート電圧が上昇して抵抗器２２を通じて流れる電流Ｉ22が増加する。
これによって、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流も増加するので、基準電圧Ｖref と接続ノード２５の電圧、すなわち、ＮＭＯＳトランジスタ２４のソース電圧が上昇する。
【００４１】
しかし、接続ノード２５の電圧が上昇することにより、ＮＭＯＳトランジスタ２８のゲート電圧もやはり上昇するので、ＮＭＯＳトランジスタ２８のドレイン−ソースチャンネルを通じて流れる電流Ｉ28が増加する。
これによって、接続ノード２１の電圧が低下して抵抗器２２を通じて流れる電流Ｉ22が減少する。
この結果、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流が減少して基準電圧Ｖref は一定なレベルで維持される。
【００４２】
次に、外部電源電圧Ｖccのレベルが降下すると、接続ノード２１の電圧、すなわち、ＮＭＯＳトランジスタ２４のゲート電圧が低下して抵抗器２２を通じて流れる電流Ｉ22が減少する。
したがって、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流も減少するので、基準電圧Ｖref と接続ノード２５の電圧が低下する。
しかし、接続ノード２５の電圧が低下することによって、ＮＭＯＳトランジスタ２８のゲート電圧もやはり低下するので、ＮＭＯＳトランジスタ２８のドレイン−ソースチャンネルを通じて流れる電流Ｉ28が減少する。
これによって、接続ノード２１の電圧が上昇し、その結果、ＮＭＯＳトランジスタ２４のドレイン−ソースチャンネルを通じて流れる電流が増加して、基準電圧Ｖref は一定なレベルに維持される。
【００４３】
以上のように、ＮＭＯＳトランジスタ２４は接続ノード２１の電圧レベルによって、基準電圧Ｖref のレベルを制御する電圧レベル制御手段として作用する。
他の一つのＮＭＯＳトランジスタ２８は接続ノード２５の電圧レベルによって、接続ノード２１の電圧レベルを制御する電圧レベル制御手段として作用する。
このように、同一なチャンネル導電形のＮＭＯＳトランジスタのみを使用して周辺の温度変化や、外部電源電圧の変化に適応して安定化された基準電圧Ｖref のレベルを一定に維持することができる。
【００４４】
一方、この第１の実施の形態の基準電圧発生回路は、ＮＭＯＳトランジスタ２８のゲート端子と接地電圧Ｖssとの間に接続された抵抗器２６は、ＮＭＯＳトランジスタ２８が負の温度係数を有するサブスレショルド領域で操作させる。
このため、正の温度係数をもつＮＭＯＳトランジスタ２４の特性とＮＭＯＳトランジスタ２８の特性が互いに相殺されるので、温度補償ができる。
したがって、半導体装置（すなわち、この実施の形態の基準電圧発生回路）の製造工程の変化に対しては、過敏に反応せず、安定化された基準電圧を発生することができる。
【００４５】
図２はこの第１の実施の形態の基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref 特性曲線を示す特性図である。
この図２では、周辺の温度と外部電源電圧Ｖref の変化による基準電圧Ｖref の変化の様子を示している。
図２において、Ａ〜Ｃはそれぞれ０℃，２５℃，１００℃であるときの基準電圧Ｖref の変化を示すグラフである。
この図２を参照すると、周辺の温度および外部電源電圧Ｖccの変化に無関係にこの第１の実施の形態の基準電圧発生回路からは、非常に安定化された基準電圧Ｖref が出力されることがわかる。
【００４６】
図３はこの第１の実施の形態の基準電圧発生回路と従来のＣＭＯＳトランジスタによる基準電圧発生回路に対してＰＭＯＳトランジスタのスレショルド電圧Ｖtp，ＮＭＯＳトランジスタのスレショルド電圧Ｖtnおよび外部電源電圧Ｖccを可変してシミュレーション(simulation)した結果を示している。
【００４７】
また、図４はこの第１の実施の形態の基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref の変化特性を示している。
この図４を参照すると、この実施の形態では、従来の基準電圧発生回路とは異なり、ＰＭＯＳトランジスタを使用しないことにより、半導体装置の製造工程上の変化が発生するにもかかわらず、従来の基準電圧発生回路と比較して安定化された基準電圧Ｖref が出力されることが示されている。
【００４８】
【発明の効果】
以上のように、この発明の基準電圧発生回路によれば、外部電源電圧の変動に応じて所定の導電形を有する第１電界効果トランジスタが基準電圧のレベルを制御し、第１電界効果トランジスタのソース側の電圧レベルに応じて第１電界効果トランジスタと同一導電形の第２電界効果トランジスタにより第１電界効果トランジスタのゲート電圧レベルを制御することにより、基準電圧を一定レベルに維持するようにしたので、周辺の温度変化や外部電源電圧の変化に適応して安定化された基準電圧を発生することができる。
【００４９】
また、この発明の別の発明によれば、第１レベルの第１電圧を第１、第２抵抗手段により第２レベルの基準電圧に変換するとともに、第１抵抗手段と第２抵抗手段との接続点の第１接続ノードの電圧レベルに応じて第１レベル制御手段により基準電圧を制御し、第１電圧レベル制御手段と第３抵抗手段との間の第２接続ノードの電圧レベルに応じて第２電圧レベル制御手段により第１接続ノードの電圧レベルを制御して基準電圧を一定レベルに維持するようにしたので、上記効果に加えて半導体装置の製造工程の変化に過敏に応答しない動作特性を有し、安定化された基準電圧を発生することができる。
【図面の簡単な説明】
【図１】この発明の基準電圧発生回路の第１の実施の形態の構成を示す回路図。
【図２】図１の基準電圧発生回路の外部電源電圧対基準電圧の特性曲線を示す特性図。
【図３】図１の基準電圧発生回路と従来のＣＭＯＳトランジスタによる基準電圧発生回路に対してＰＭＯＳトランジスタのスレショルド電圧、ＮＭＯＳトランジスタのスレショルド電圧と外部電源電圧を可変してシミュレーションした結果を示す説明図。
【図４】図１の基準電圧発生回路の外部電源電圧対基準電圧の変化特性を示す特性図。
【図５】従来のＣＭＯＳトランジスタによる基準電圧発生回路の回路図。
【図６】図５の基準電圧発生回路の外部電源電圧の変化による基準電圧の変化を示す特性図。
【図７】図５の基準電圧発生回路の温度の変化による基準電圧の変化を示す特性図。
【図８】図５の基準電圧発生回路の外部電源電圧対基準電圧特性の曲線を示す特性図。
【図９】図５の基準電圧発生回路の製造工程上の変化によりＣＭＯＳトランジスタのスレショルド電圧が変わったときの基準電圧の変化を示す特性図。
【符号の説明】
２０，２２，２６ 抵抗器
２１，２３，２５ 接続ノード
２４，２８ ＮＭＯＳトランジスタ
Ｖcc 外部電源電圧
Ｖref 基準電圧
Claims (11)
- 外部から供給される第１レベルの外部電源電圧を利用して第２レベルの基準電圧を発生する基準電圧発生回路において、
前記外部電源電圧に接続される第１端子と、
第１接続ノードと、
前記基準電圧を出力するための第２端子と、
接地電圧に接続される第３端子と、
前記第１端子と前記第１接続ノードとの間に接続される第１抵抗手段と、
前記第１接続ノードと前記第２端子との間に接続される第２抵抗手段と、
第２接続ノードと、
前記第２端子と前記第２接続ノードとの間に接続されるチャンネルと、前記第１接続ノードに接続されるゲートとを有する所定の導電形の第１電界効果トランジスタと、
前記第２接続ノードと前記第３端子との間に接続される第３抵抗手段と、
前記第１接続ノードと前記第３端子との間に接続されるチャンネルと、前記第２接続ノードに接続されるゲートとを有する前記所定の導電形の第２電界効果トランジスタと、
を備えることを特徴とする基準電圧発生回路。 - 請求項１記載の基準電圧発生回路において、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、ＭＯＳ電界効果トランジスタであることを特徴とする基準電圧発生回路。 - 請求項１記載の基準電圧発生回路において、
前記第１電界効果トランジスタのチャンネル抵抗は、正の温度係数を有することを特徴とする基準電圧発生回路。 - 請求項１記載の基準電圧発生回路において、
前記第２電界効果トランジスタのチャンネル抵抗は、負の温度係数を有することを特徴とする基準電圧発生回路。 - 請求項２または請求項４記載の基準電圧発生回路において、
前記第１および第２電界効果トランジスタは、Ｎチャンネル導電形のＭＯＳ電効果トランジスタであることを特徴とする基準電圧発生回路。 - 第１レベルの第１電圧を第２レベルの第２電圧に変換し、前記第２電圧を基準電圧として出力する基準電圧発生回路において、
前記第１電圧に接続される第１端子と、
第１接続ノードと、
前記第２電圧を出力するための第２端子と、
接地電圧に接続される第３端子と、
前記第１端子と前記第１接続ノードとの間に接続される第１抵抗手段と、
前記第１接続ノードと前記第２端子との間に接続される第２抵抗手段と、
前記第２端子と前記第２接続ノードとの間に接続され、前記第１接続ノードの電圧レベルによって前記第２電圧のレベルを制御する第１電圧レベル制御手段と、
前記第２接続ノードと前記第３端子との間に接続される第３抵抗手段と、
前記第１接続ノードと前記第３端子との間に接続され、前記第２接続ノードの電圧レベルによって前記第１接続ノードの前記電圧レベルを制御する第２電圧レベル制御手段と、
を備えることを特徴とする基準電圧発生回路。 - 請求項６記載の基準電圧発生回路において、
前記第１電圧レベル制御手段は、前記第２端子と前記第２接続ノードとの間に接続される電流通路と、前記第１接続ノードに接続される制御端子とを有する所定の導電形の電界効果トランジスタであることを特徴とする基準電圧発生回路。 - 請求項６記載の基準電圧発生回路において、
前記第２電圧レベル制御手段は、前記第１接続ノードと前記第３端子との間に接続される電流通路と、前記第２接続ノードに接続される制御端子とを有する所定の導電形の電界効果トランジスタであることを特徴とする基準電圧発生回路。 - 請求項７記載の基準電圧発生回路において、
前記電界効果トランジスタのチャンネル抵抗は、正の温度係数を有することを特徴とする基準電圧発生回路。 - 請求項８記載の基準電圧発生回路において、
前記電界効果トランジスタのチャンネル抵抗は、負の温度係数を有することを特徴とする基準電圧発生回路。 - 請求項７または請求項８記載の基準電圧発生回路において、
前記電界効果トランジスタは、Ｎチャンネル導電形のＭＯＳトランジスタであることを特徴とする基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039902A KR100253645B1 (ko) | 1996-09-13 | 1996-09-13 | 기준 전압 발생 회로 |
| KR1996P-39902 | 1996-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116129A JPH10116129A (ja) | 1998-05-06 |
| JP3709059B2 true JP3709059B2 (ja) | 2005-10-19 |
Family
ID=19473772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24912597A Expired - Fee Related JP3709059B2 (ja) | 1996-09-13 | 1997-09-12 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6040735A (ja) |
| JP (1) | JP3709059B2 (ja) |
| KR (1) | KR100253645B1 (ja) |
| TW (1) | TW340224B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
| JP3753898B2 (ja) * | 1999-07-19 | 2006-03-08 | 富士通株式会社 | 半導体記憶装置の昇圧回路 |
| DE69933203D1 (de) * | 1999-07-21 | 2006-10-26 | St Microelectronics Srl | Schwellwertreduzierung eines als Diode geschalteten Transistors |
| KR100308255B1 (ko) * | 1999-12-21 | 2001-10-17 | 윤종용 | 저전원전압 반도체 장치의 기준전압 발생회로 및 방법 |
| JP2002015599A (ja) | 2000-06-27 | 2002-01-18 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP3831894B2 (ja) * | 2000-08-01 | 2006-10-11 | 株式会社ルネサステクノロジ | 半導体集積回路 |
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| KR100393226B1 (ko) * | 2001-07-04 | 2003-07-31 | 삼성전자주식회사 | 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| KR940007298A (ko) * | 1992-09-04 | 1994-04-27 | 최성모 | 펄프 슬러지를 주원료로 한 압축무늬관의 제조방법 |
| KR0179842B1 (ko) * | 1995-09-27 | 1999-04-01 | 문정환 | 전류원회로 |
-
1996
- 1996-09-13 KR KR1019960039902A patent/KR100253645B1/ko not_active IP Right Cessation
-
1997
- 1997-09-03 TW TW086112651A patent/TW340224B/zh not_active IP Right Cessation
- 1997-09-12 US US08/927,606 patent/US6040735A/en not_active Expired - Lifetime
- 1997-09-12 JP JP24912597A patent/JP3709059B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100253645B1 (ko) | 2000-04-15 |
| US6040735A (en) | 2000-03-21 |
| TW340224B (en) | 1998-09-11 |
| JPH10116129A (ja) | 1998-05-06 |
| KR19980021154A (ko) | 1998-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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